基于CPLD的FPGA从并快速加载方案

李春雨

摘要：提出了基于复杂可编程逻辑器件（CPLD）的现场可编程门阵列（FPGA）从并加载方案，及逻辑代码的实现过程，并给出仿真结果。该方案理论计算结果表明，当加载SPARTAN-6系列最高端的6SLX150T时，采用基于CPLD的从并加载方式，共需要加载时间为1.221 s，完全满足通信产品的快启动要求，具有较高的应用价值。

关键词： FPGA；CPLD；控制器；从并；加载；启动

Abstract： This paper describes field programmable gate array （FPGA） parallel loading scheme， which is based on complex programmable logic device （CPLD）. This paper also describes the implementation process of logic code and provides simulation results. The calculation results of this scheme show that using a CPLD-based parallel-loading scheme when loading the 6SLX150T （highest level of SPARTAN-6）， the loading time is just 1.221 s. This fully satisfies the quick boot of communication products and has higher application value.

Key words： FPGA； CPLD； controller； salve parallel； loading； boot

现场可编程门阵列（FPGA）作为专用集成电路（ASIC）领域的一种半定制电路[1]，可以根据设计的需要灵活实现各种接口或者总线的输出，在设备端的通信产品中已得到越来越广泛的使用[2]。FPGA是基于静态随机存储器（SRAM）结构的，断电后程序丢失后的每次上电都需要重新加载程序。且随着FPGA规模的升级，加载程序的容量也越来越大，如Xilinx公司的Spartan -6系列中的6SLX150T，其加载容量最大可以达到4.125 MB [3]。在通信产品中，要求系统启动快，相应FPGA加载时间尽可能短，因此其加载方式是产品设计时必须要妥善解决的一个问题。文章介绍了通过复杂可编程逻辑器件（CPLD）对FPGA加载方式的并行实现，满足通信系统的加载速度快、占用资源少的要求。

1 FPGA常用配置方式

FPGA的配置数据通常存放在系统中的存储器件中，上电后控制器读取存储器中的bit文件并加载到FPGA中[4]，配置方式有JTAG、从并、从串、主从[5]4种，不同厂家叫法不同，但实现方式基本都是一样的[6] 。

（1）边界扫描JTAG方式。单板调试阶段常用JTAG模式[7]，该方式需要控制器，FPGA等芯片JTAG接口构成菊花链，且在该模式下，控制器其他功能不能使用。

（2）从串方式。从串加载方式占用资源少，主要是和FPGA相连的I/O接口较少，但是一个配置时钟只能传输一个bit数据，速度相对较低。……