用于DVFS片上系统的全数字SARDLL设计

徐太龙，薛 峰，高先和，蔡志匡，韩少宇，胡学友，陈军宁

(1．合肥学院电子信息与电气工程系，合肥230601;2．安徽三联学院电子电气工程学院，合肥230601;3．南京邮电大学电子科学与工程学院，南京210046;4．安徽大学电子信息工程学院，合肥230601)

1 概述

互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)工艺的发展，极大地提高了系统芯片(System-on-Chip，SoC)的复杂度和工作频率［1-4］。功耗成为继速度、面积后日益关注的问题，各种低功耗技术应运而生，其中，动态电压/频率调整(Dynamic Voltage/Frequency Scaling，DVFS)技术被认为是最有效的低功耗管理方法之一［5］。动态电压/频率调整技术的工作原理是根据器件的工作模式动态地调整处理器的工作电压和频率，从而有效地控制芯片的功耗［1，6-8］。由于工作频率发生了变化，因此需要一个消除时钟偏差的电路来快速同步系统芯片中每个子系统的时钟相位［9-10］。锁相环(Phase-Locked Loop，PLL)和延时锁定环(Delay-Locked Loop，DLL)是2种常用的时钟同步电路，在不需要对输入时钟信号倍频时，延时锁定环由于不累积时钟抖动而被广泛地用作系统芯片中的时钟同步电路以消除时钟偏差［11-13］。

当延时锁定环用于采用了动态电压/频率调整技术的系统芯片时，必须具备2个条件:(1)宽的工作频率范围;(2)快速锁定，即锁定时间短［1，6-7］。从电路实现的方式上，可以把延时锁定环分为全模拟、全数字和混合3类［14］。全数字延时锁定环(All Digital Delay-Locked Loop，ADDLL)因具有易于集成、抗工艺、电压、温度(Process，Voltage，Temperature，PVT)变化能力强的特点，而更适合用于系统芯片中以消除偏差、同步时钟信号。全数字延时锁定环根据搜索算法可以分为3种:(1)采用线性搜索算法，如寄存器控制的延时锁定环(Register-controlled Delay-Locked Loop，RDLL)和计数器控制的延时锁定环(Countercontrolled Delay-Locked Loop，CDLL)，锁定时间随着控制字位数的增加成指数增长;(2)采用闪存架构，即时间数字转换(Time-to-Digital Conversion，TDC)方案，但会占用很大的面积和消耗很大的功耗;(3)采用二元搜索算法(Binary Search Algorithm，BSA)，即逐次逼近寄存器控制方案(Successive Approximation Register-controlled，SAR)。其中，逐次逼近寄存器方案是在考虑复杂度和锁定时间折中条件下的最佳方案［12，15］。

在宽工作频率范围应用时，传统全数字逐次逼近寄存器延时锁定环存在谐波锁定，即假锁和零延时陷阱的问题［1，12，15］。文献［1，15］提出采用可复位数字控制延时线(Resettable Digitally Controlled Delay Line，RDCDL)方案来消除谐波锁定和零延时陷阱。文献［1］的延时单元中包含二选一数据选择器，增加了延时线的复杂度和面积。文献［15］中的方案需要前置延时单元才能正确地工作，增加了延时线的固有延时，限制了最高工作频率。本文设计一种改进的可复位数控延时线，在降低面积的同时增大延时锁定环的最高工作频率。

2 系统描述

本文设计的全数字逐次逼近寄存器延时锁定环的系统框图如图1所示。基本结构与文献［1］提出的结构相同，由时序控制电路、基本逐次逼近寄存器控制器［2］、译码器、数据选择器、采样电路和本文提出的改进型可复位数控延时线(Digitally Controlled Delay Line，DCDL)组成。

图1 延时锁定环的系统框图

整个延时锁定环系统的工作时序如图2所示［1］。在开始阶段，信号start初始化整个系统。

图2 延时锁定环的工作时序图

图2中的所有控制信号由图3所示的时序控制电路产生［1］。

输入时钟信号clkin的3个周期决定1位SAR控制字。在clkin的第1个周期，短脉冲信号clk_edge产生，信号sample_range设置为高电平“1”。并且，clk_edge进入DCDL中，如果在sample_range的高电平期间，clk_edge没有到达clkout，说明对应的DCDL的延时量过大，需要修改SAR控制字以减少DCDL的延时量。相反，对应的SAR控制字将保持不变。在clkin的第2个周期，信号rst_dcdl被置为高电平，对DCDL进行复位以确保延时线中没有残留的clk_edge。若没有对DCDL进行复位，残留的clk_edge会在下一个sample_range的高电平期间出现在clkout，并用于决定下一位SAR控制字，而不能正确反映当前clk_edge在DCDL中的状态，可能导致错误的SAR控制字，因此必须在clkin的第2个周期对DCDL复位，以清除残留的clk_edge信号，同时调整SAR控制字。在第3个clkin周期，SAR控制字有足够的时间来改变DCDL的延时量。同时在第3个clkin周期的开始处，产生一个短脉冲信号rst_dff用来对采样电路和时序控制电路的触发器进行复位。每3个clkin周期，重复一次以上所述过程。

图3 时序控制电路原理

在clkin的第1个周期时，如果clk_edge出现在clkout，对应的SAR控制字保持不变。然后下1位SAR控制字置“1”以增加DCDL的延时量，阻止DLL向着clkin的第1个时钟上升沿方向锁定，从而有效地解决零延时陷阱问题。另一方面，在clkin的第1个周期，如果clk_edge没有出现在clkout处，相应位的SAR控制字被复位，减小DCDL的延时量，因此，可以有效地消除谐波锁定现象。

图2中SAR控制字的变化和最基本的传统SAR的工作原理一样，只是SAR控制器的时钟信号clksar的周期是输入时钟信号clkin周期的3倍［2］。

3 改进型可复位数控延时线

为了消除谐波锁定和零延时陷阱现象，文献［1，15］提出了可复位数控延时线方案。文献［1］的可复位数控延时线方案如图4所示，每个延时单元的结构如图中虚线框内所示，由于需要2个二选一数据选择器，增加了芯片面积。

图4 文献［1］中的可复位延时线延时单元

文献［15］的可复位延时线方案如图5所示，输入时钟信号clkin需要经过前置延时电路后才能进入延时线中，前置延时电路增加了系统的固有延时，限制了系统的最高工作频率。

图5 文献［15］中的可复位延时线延时单元

为了解决以上2种方案存在的问题，本文设计了一种改进型可复位延时线方案，如图6所示。

图6 改进型可复位延时线延时单元

每个延时单元由2个与门和2个或非门组成，如图6中虚线框内所示。信号scode由SAR控制字b［5:0］译码而来，当scode为高电平时，输入时钟信号clkin从该单元进入延时线，并向左传输，相反，时钟信号clkin不从该单元进入延时线。信号rcode={scode［62:0］，1’b0}|{64{rst_dcdl}}，信号 scode_bar=～{scode|{64{rst_dcdl}}}，当这2个信号为高电平时，完成DCDL的复位功能，清楚残留在DCDL中的clk_edge信号。改进后的延时线既不需要前置延时电路也不需要二选一数据选择器，在提高系统最高工作频率的同时，减小了芯片面积。

4 仿真结果与对比

图1所示的全数字逐次逼近寄存器延时锁定环采用TSMC CMOS 65nm LP工艺标准单元实现，核心电路版图所占的面积为0．008 1 mm2。版图后仿真结果表明其工作频率范围为250 MHz～2 GHz，功耗为0．4 mW@2 GHz，整个工作频率范围内，锁定时间为18个输入时钟周期。图7所示为输入时钟为2 GHz时的锁定过程。图8所示为输入时钟为250 MHz时的锁定过程。

图7 输入时钟为2 GHz时系统的锁定过程

图8 输入时钟为250 MHz时系统的锁定过程

文献［1，15］方法与本文方法的性能对比如表1所示，表明本文的设计在提高最高工作频率的同时，减少了核心电路版图所占的面积。

表1 性能对比

5 结束语

根据动态电压/频率调整低功耗SoC中时钟同步问题的要求，本文提出一种改进型可复位数控延时线方法。利用数字集成电路设计流程实现了一个宽工作频率范围、小面积、无谐波锁定和解决无零延时陷阱的全数字逐次逼近寄存器延时锁定环。仿真结果表明，采用该方案的延时锁定环能满足DVFS SoCs的要求。下一步工作方向为加快延时锁定环的锁定速度等。

［1］ Yao C Y，Ho Y H，Chiu Y Y，et al．Designing a SAR-based All-digitalDelay-locked Loop with Constant Acquisition Cycles Using a Resettable Delay Line［J］．IEEE Transactions on Very Large Scale Integration Systems，2014，22(9):1-8．

［2］ 徐太龙，薛 峰，蔡志匡，等．快速全数字逐次逼近寄存器延时锁定环的设计［J］．计算机工程，2014，40(4):262-268．

［3］ 徐太龙，陈军宁，孟 坚，等．全数字延时锁定环的研究进展［J］．小型微型计算机系统，2014，34(6):1371-1374．

［4］ DehngGuang-Kaai，Hsu June-Ming，Yang Ching-Yuan，et al．Clock-deskew Buffer Using a SAR-controlled Delay-locked Loop［J］．IEEE Journal of Solid-state Circuits，2000，35(8):1128-1136．

［5］ Flynn D．IntelligentEnergy Management:An SoC Design Based on ARM926EJ-S［C］//Proceedings of the 15th Hot Chips Conference． Berlin， Germany:Springer，2003．

［6］ Chen Weicheng，Yang Rong-Jyi，Yao Chia-Yu，et al．A Wide-range All-digital Delay-locked Loop Using Fastlock Variable SAR Algorithm［C］//Proceedings of International Symposium on Intelligent Signal Processing and Communication Systems．Washington D．C．，USA:IEEE Press，2012:338-342．

［7］ Yao Chia-Yu，Ho Yung-Hsiang．A Fast-locking Widerange All-digital Delay-locked Loop with a Starting SAR-bit Prediction Mechanism［C］//Proceedings of International Symposium on VLSI Design，Automation，and Test．Washington D．C．，USA:IEEE Press，2013:1-4．

［8］ Chung Ching-Che，Chang Chia-Lin．A Wide-range Alldigital Delay-locked Loop in 65 nm CMOS Technology［C］//Proceedings of International Symposium on VLSI Design， Automation， and Test．Washington D．C．，USA:IEEE Press，2010:66-69．

［9］ Chen Yougang，Tsao H W，Hwang C S．A Fast-locking All-digital Deskew Buffer with Duty-cycle Correction［J］．IEEE Transactions on Very Large Scale Integration Systems，2013，21(2):270-279．

［10］ Park J H，Jung D H，Ryu K，et al．ADDLL for Clockdeskew Buffer in High-performance SoCs［J］．IEEE Transactions on Very Large Scale Integration Systems，2013，21(7):1368-1373．

［11］ Wang Lei，Liu Leibo，Chen Hongyi．An Implementation of Fast-locking and Wide-range 11-bit Reversible SAR DLL［J］．IEEE Transaction on Circuit and Systems，2010，57(6):421-425．

［12］ Yang Rong-Jyi， Liu Shen-Iuan． A 40-550 MHz Harmonic-free All-digital Delay-locked Loop Using a Variable SAR Algorithm［J］．IEEE Journal of Solid-state Circuits，2007，42(2):361-373．

［13］ Lin Weiming，Chen Chao-Chyun，Liu Shen-Iuan．An All-digital Clock Generator for Dynamic Frequency Scaling［C］//Proceedings of International Symposium on VLSI Design，Automation，and Test．Washington D．C．，USA:IEEE Press，2009:251-254．

［14］ Dehng Guang-Kaai，Lin Jyh-Woei，Liu Shen-Iuan．A Fast-lock Mixed-mode DLL Using a 2-b SAR Algorithm［J］．IEEE Journal of Solid-state Circuits，2001，36(10):1464-1471．

［15］ Huang K，Cai Z K，Chen X，et al．A Harmonic-free All Digital Delay-locked Loop Using an Improved Fastlocking Successive Approximation Register-controlled Scheme［J］．IEICE Transactions on Electronics，2009，92(12):1541-1544．