基于改进的Booth编码和Wallace树的乘法器优化设计

石　敏　王　耿　易清明

(暨南大学信息科学技术学院　广东 广州 510632)



基于改进的Booth编码和Wallace树的乘法器优化设计

石敏王耿易清明

(暨南大学信息科学技术学院广东 广州 510632)

摘要针对当前乘法器设计难于兼顾路径延时和版图面积的问题，设计一种新型的32位有符号数乘法器结构。其特点是：采用改进的Booth编码，生成排列规则的部分积阵列，所产生的电路相比于传统的方法减小了延时与面积；采用由改进的4-2压缩器和3-2压缩器相结合的新型Wallace树压缩结构，将17个部分积压缩为2个部分积只需经过10级异或门延时，有效地提高了乘法运算的速度。设计使用FPGA开发板进行测试，并采用基于SMIC 0.18 μm的标准单元工艺进行综合，综合结果显示芯片面积为0.1127 mm2，关键路径延时为3.4 ns。实验结果表明，改进后的乘法器既减少了关键路径延时，又缩小了版图面积。

关键词乘法器Booth编码部分积阵列Wallace树

0引言

乘法器是进行数字信号处理的核心，同时也是微处理器中进行数据处理的关键部件。其运行速度基本决定了微处理器的速度，故乘法器速度和面积的优化对于整个CPU的性能来说是非常重要的。乘法器的设计过程中，最关键的就是部分积的产生和部分积的压缩，与其相关的技术为Booth编码和Wallace树型结构[1]。

目前，许多研究针对Booth编码和部分积的压缩提出了改进措施[2-6]。例如，文献[3]通过采用选择器结构来替换传统的与或门，提高了部分积电路的性能；文献[4]为了减少信号翻转率，重新设计了Booth编码电路，降低了功耗；……