基于千兆以太网的机载雷达数据采集系统设计

张志伟，靳　鸿，穆蔚然，李祖博

(中北大学 a. 电子测试技术国家重点实验室；b. 仪器科学与动态测试教育部重点实验室，　太原 030051)



·数据处理·

基于千兆以太网的机载雷达数据采集系统设计

张志伟a，b，靳鸿a，b，穆蔚然a，b，李祖博a，b

(中北大学 a. 电子测试技术国家重点实验室；b. 仪器科学与动态测试教育部重点实验室，太原 030051)

针对高速机载雷达数据传输的实际需求，设计了一种基于千兆以太网的高速机载雷达数据采集系统。系统以现场可编程门阵列(FPGA)为控制中心，采用FPGA内部的两片高速FIFO实现对高速雷达数据无缝缓存与传输。同时，采用FPGA内部的千兆以太网MAC控制器将FIFO中的数据读取及处理，最终，通过RJ-45接口将数据上传到上位机。地面测试结果表明：系统能够对传输速率为360 Mb/s高速串行雷达数据进行采集，并上传到上位机，验证了基于千兆以太网的高速机载雷达数据采集系统设计的可靠性与稳定性。

千兆以太网；数据采集；雷达数据；现场可编程门阵列

0　引　言

机载雷达能够准确地探测目标的距离、速度、方向等状态参数，在获得空中态势和机载火控攻击中起着重要的作用。随着机载雷达技术与复杂度的大幅度提高，对采集数据量的需求越来越高。低电压差分信号(LVDS)因其具有低电压、低噪声、低电磁干扰、高传输能力等特点，被广泛应用于高速采集数据[1-4]的传输中。计算机通用的外部接口有RS232、USB2.0及以太网接口等。其中，串口在实现高速LVDS数据传输具有局限性；USB2.0的传输速度相对比较快，但其最高传输速率为480 Mb/s[5-6]。相对于串口以及USB2.0，千兆以太网在数据传输速率上具有明显的优势，其最高传输速率可达1 Gb/s，能够满足对高速数据的传输需求。本文利用千兆以太网传输速率快以及稳定可靠性高的特点，设计了一种基于千兆以太网的机载雷达数据采集系统，用来采集高速串行雷达数据，最后以千兆以太网的传输速率传输到上位机。

1　系统总体方案设计

采集系统完成雷达数据的实时接收、FIFO缓存、数据上传等功能。首先，LVDS解串器将发送端传送的18位LVDS串行数据转换为并行的18位并行数据(其中，低16位为有效数据，高两位为标识位)；然后，采用FPGA内部的两片高速FIFO构成乒乓机制，对解串器转换输出的并行数据进行无缝缓存与传输，并采用FPGA内部的千兆以太网MAC控制器[7]读取FIFO中的数据；最后，通过RJ-45接口将数据上传到上位机。为避免接地环路造成对系统通信的影响，采用四片数字隔离芯片ADUM3440对解串器输出的16位有效并行数据进行隔离后再进入FPGA，保证LVDS信号稳定地传输。系统接口设计如图1所示。

2　接口设计

2.1输入接口设计

机载雷达数据的发送端采用18位LVDS串行器MAX9247，输入时钟为20 MHz，串化后的LVDS信号的传输速率为360 Mb/s，通过双绞线进入本采集系统。为了保证数据的正确接收和准确转换，系统的接口芯片选用了与发送端LVDS串行器匹配使用的18位LVDS解串器MAX9250[8]，MAX9250采用与MAX9247相同的20 MHz输入参考时钟。串行器MAX9247和解串器MAX9250工作的系统时钟频率要求为2.5MHz～42MHz，芯片间的数据传输速率为50 Mb/s～840 Mb/s，满足了传输速率为360 Mb/s的串行雷达数据进行采集的要求。本系统以数据包的格式上传LVDS数据，1包数据的容量为1 KB，格式为：512×16位。LVDS接口硬件电路如图2所示。

图2　LVDS接口硬件电路图

2.2输出接口设计

系统中千兆以太网MAC控制器由基板控制器FPGA实现，物理层芯片选用了目前常用的88E1111[9]。88E1111是Marvell公司生产的一款千兆以太网收发器，支持10 Mb/s、100 Mb/s、1 000 Mb/s的数据传输速率，同时支持GMII、RGMII、MII等多种接口，而且具有先进的混合信号处理能力，可以自行完成自适应均衡同时消除传输信号的反射和串扰。电路设计采用GMII接口方式将PHY与FPGA的千兆以太网MAC控制器进行连接，实现数据以千兆以太网的形式进行传输。连接方式如图3所示。

图3　FPGA与88E1111的GMII接口连接图

图3中，千兆以太网MAC控制器的发送时钟GTX_CLK和PHY的接收时钟TX_CLK的时钟频率都为125 MHz；GM_TX_EN表示数据发送使能信号，高电平有效；GM_TX_D[7:0]表示8位发送数据；GM_TX_ERR是发送错误指示信号。当GM_TX_EN为高电平时，错误指示信号TX_ERR和8位数据信号GM_TX_D[7:0]在时钟信号GTX_CLK的驱动下同时被编码发送至PHY。

3　FPGA控制设计

本系统中，FPGA逻辑控制芯片选用Altera公司 CycloneⅢ EP3C16E144C7。其内部具有一个完整的千兆以太网MAC硬核，该硬核兼容IEEE802.3标准，支持半双工和全双工的10/100/1 000 Mb/s以太网MAC，支持媒体独立接口(MII)、千兆位媒体独立接口(GMII)以及简化的千兆位媒体独立接口(RGMII)与以太网PHY设备无缝连接等，能够满足系统设计需求。FPGA内部逻辑结构如图4所示。

图4　FPGA内部逻辑结构图

3.1FIFO缓存设计

如图4所示，系统采用FPGA内部的两片高速FIFO实现对MAX9250输出的16位LVDS并行数据无缝缓冲，由于1包数据的容量为1 KB，故设置FIFO的容量为512×16位，输出为8位数据。两片FIFO构成了乒乓机制[7]，一片FIFO接收并行雷达数据，另一片FIFO发送并行雷达数据。由于本系统的MAX9250的时钟输入为20 MHz，为了保证采集到的数据正确与完整，本设计将MAX9250输出的时钟信号PCLKOUT作为FIFO的写时钟，将帧同步信号DEN作为FIFO的写使能。系统上电后先对FIFO1和FIFO2进行初始化处理，清空两片FIFO中的数据，将第1包雷达数据选择分配到FIFO1中；第2包雷达数据缓存到FIFO2，同时以125 MHz的时钟读取FIFO1中的第1包雷达数据，确保了其中一片FIFO写满后，另一片FIFO已经读空；第3包雷达数据再次缓存到FIFO1，同时以125 MHz的时钟读取FIFO2中的第2包雷达数据。FPGA的控制下重复上述过程，实现了并行雷达数据的无缝缓存和传输。

3.2千兆以太网通信设计

通过Altera FPGA开发平台QuartusⅡ13.0调用EP3C16E144C7内部的Triple-Speed Ethernet v13.0 IP核代替传统的千兆以太网MAC控制器芯片，不仅简化了外围电路，提高了电路的稳定性，而且增加了设计的灵活性，同时降低了开发成本；在当前系统需求条件下，只需选择10/100/1 000 Mb/s以太网IP核的MAC发送功能，即可实现GMII接口实现与以太网PHY设备的无缝接口，这种方式具有功能稳定可靠、占用资源少、开发周期短等优点，10/100/1 000 Mb/s以太网IP核接口的主要信号描述如表1所示。

表1　10/100/1 000 Mb/s以太网IP核接口的主要信号描述

采用点对点的基于网络数据链路层进行数据传输，千兆以太网MAC控制可接收的数据帧格式为：目的MAC地址(6字节)+源MAC地址(6字节)+数据包长度(2字节)+数据包(1KB)，每个数据包中数据为1 024 Byte，符合IEEE802.3E规定的每帧的载荷数据大小为46 Byte～1 500 Byte范围内。数据传输时，为了在每个需要采集的1 024 Byte数据前插入目的地址、源地址和数据包长度，需要对FIFO进行异步操作，在传输前，先把目的地址、源地址和数据包长度传输出去；然后传输FIFO中缓存的数据，数据帧以125 MHz的时钟发送给千兆以太网MAC控制器。FIFO和10/100/1 000 Mb/s以太网IP核之间的接口的实现采用简单的状态机完成，状态和条件说明如表2所示，其状态转换图如图5所示。

表2　系统状态机说明

图5　系统状态转换图

设定发送数据时，源物理地址(即FPGA千兆以太网MAC控制器的地址)设定为010203040506，设定的目的地址为F0DEF180XXXX(此目标地址为某台机载计算机的物理地址)。为了能够精确控制数据包的发送，程序通过数据计数器来控制物理地址和传输数据的写入过程。系统初始上电后处于空闲状态，此时计数值conut=0；当其中一块FIFO写满后，系统处于写入数据帧中的目的地址、源地址和数据包长度状态，ff_tx_sop=1，直到ff_tx_rdy有效时，开始向千兆以太网MAC控制器写入目的地址、源地址和数据包长度，同时计数器开始计数；当计数值count≤14时，表示正在向千兆以太网MAC控制器写入目的地址、源地址和数据包长度；当计数值count=15时，表示一个数据帧传输开始，此时千兆以太网MAC控制器以125 MHz的时钟开始读取FIFO中的数据，并将FIFO中的数据写入千兆以太网MAC控制器；当计数值count=1 037(14+1 023)时，表示1个数据帧传输完成，ff_tx_eop=1，系统返回空闲状态，等待另一FIFO写满。

4　系统测试结果

采用某机载雷达实物平台对该采集系统进行测试。设置成雷达每隔一定时间，循环发送频率为360 Mb/s，帧头为3C3C3C3C3C3C，从0001递增的一串LVDS信号，采集系统对该信号进行采集，实时上传到上位机后，存储在Samsung SSD 850 EVO存储器中，同时生成以.dat为后缀的存储文件。图6为通过上位机软件读取该存储文件后显示的一段数据，读取的数据无误码、无丢失，与雷达发送的数据完全一致，验证了该机载雷达数据采集系统的可靠性。

图6　上位机软件读取的机载雷达数据

打开上位机的Windows任务管理器，选择“联网”，对采集系统的数据传输速率进行了测试，测试结果如图7所示。采集系统的最高传输速率为千兆以太网最高传输速率的55.78%，采集系统的平均传输速率ν1为

ν1=44.96%×1 Gb/s=482.28 b/s

(1)

经过多次变换数据对采集系统重复测试，结果均达到了预期效果，验证了采集系统高速传输的稳定性。

图7　千兆以太网传输速率测试图

5　结束语

文章描述了一种基于千兆以太网的机载雷达数据采集系统，实现了高速数据的采集与高速通用分发。系统以FPGA为中央控制器，采用FPGA内部的两片高速FIFO对解串器转换输出的并行雷达数据进行无缝缓存与传输，采用FPGA内部的千兆以太网控制器将FIFO中的数据读取后按千兆以太网协议处理，最后稳定地传输到上位机。通过机载雷达实物平台进行测试，验证了本文描述采集系统的可靠性与稳定性。

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张志伟男，1991年生，硕士研究生。研究方向为智能仪器技术。

靳鸿女，1974年生，教授，硕士生导师。研究方向为恶劣环境下的动态测试与智能仪器技术。

Design of Airborne Radar Data Acquisition System Based on Gigabit Ethernet

ZHANG Zhiweia,b，JIN Honga,b，MU Weirana,b，LI Zuboa,b

(a. National Key Laboratory for Electronic Measurement Technology;(b. Key Laboratory of Electronic Science & Dynamic Measurement of Ministry of Education,North University of China,Taiyuan 030051, China)

Aiming at the actual demand of high-speed airborne radar data transmission, the high-speed airborne radar data acquisition system based on Gigabit Ethernet was designed. The core of the system was field programmable gate array(FPGA), using two pieces of FPGA internal high-speed FIFO buffer ping-pong for high-speed radar data seamless caching and transmission, and using FPGA internal Gigabit Ethernet MAC controller to read and handle data in the FIFO. Finally, the data is uploaded to the host computer by the interfaces of RJ-45. Ground testing results show that the system realizes high-speed serial transmission rate of 360 Mb/s radar data collection, and uploads the data to the host computer, which verifies the reliability and stability of the high-speed airborne radar data acquisition system based on Gigabit Ethernet.

Gigabit Ethernet; data acquisition; radar data; field programmable gate array

10.16592/ j.cnki.1004-7859.2016.09.012

张志伟Email：zzw18234139510@163.com

2016-04-18

2016-06-19

TN952

A

1004-7859(2016)09-0057-04