时钟数据恢复电路中的线性相位插值器

张瑶,张鸿,李梁,杜鑫,程军

(1.西安交通大学电子与信息工程学院, 710049, 西安;2.中国电子科技集团公司第二十四研究所模拟集成电路重点实验室, 400060, 重庆)



时钟数据恢复电路中的线性相位插值器

张瑶1,张鸿1,李梁2,杜鑫1,程军1

(1.西安交通大学电子与信息工程学院, 710049, 西安;2.中国电子科技集团公司第二十四研究所模拟集成电路重点实验室, 400060, 重庆)

针对时钟数据恢复电路(CDR)中相位插值器的非线性使得时钟抖动增大的问题,提出了一种基于非等值电流源阵列的线性相位插值器。根据插值器输出时钟相位与尾电流权重的反函数关系,在传统相位插值器的基础上调整尾电流阵列中每个电流源的设计比例,并将控制管用作共栅管来提高电流源的匹配度和稳定性,从而实现了输出时钟相位与控制信号的线性关系,提高了CDR的调节精度并降低了恢复时钟的抖动。采用0.25 μm CMOS工艺设计了一款基于线性相位插值器的CDR。仿真结果表明:传统结构插值器的最大相位误差为63.68%,而所提出的线性相位插值器的最大相位误差仅为9.44%,可有效地降低CDR输出时钟的抖动。

时钟恢复;相位插值;线性度;抖动

近年来,随着数字系统数据传输速率的不断提高,对误码率提出了更高的要求。在串行接口的接收端,恢复时钟的抖动决定了恢复数据的误码率。在各种结构的时钟数据恢复电路(CDR)[1]中,基于相位插值器的CDR采用数字电路实现对环路的控制和调节,节省了芯片的面积和功耗,应用十分广泛。相位插值型CDR中,恢复时钟的相位调节主要由相位插值器来完成。插值器的线性度越高,CDR的调节精度越高,抖动越均匀,相位锁定时输出时钟的抖动越小,恢复数据的误码率越低。

图1 相位插值型CDR的整体结构

传统插值器的尾电流源由多个等值电流源阵列组成,权重控制信号控制每个电流源的流通路径,从而调整2个输入信号差动对的尾电流的大小,使得输出信号的相位在2个输入信号相位之间插值。这种插值方法得到的输出信号相位与权重控制信号的关系是非线性的,并且插值器的线性度与2个输入信号的相位差有关,相位差越大,插值器的线性度越低[2]。文献[3]中的仿真结果表明,对于90°的被插值信号相位差,传统插值器的最大相位间隔偏离理想值37.6%,导致插值器相位调节的精度较低,恢复时钟的抖动较大。国内外有很多关于降低相位插值器非线性的研究。文献[4]通过产生按正弦规律变化的相位控制信号得到线性的相位输出,但是这种方法只适用于输入信号相位差为90°的情况而不能应用于45°的相位差。此外,电流源的非理想特性也降低了电流数模转换器(DAC)的线性度。文献[5]采用对2个子插值器的输出进行平均的方法提升输出相位的线性度,但2个子插值器增加了电路的面积和设计的复杂度。

本文在对传统相位插值器进行建模分析的基础上,提出了一种时钟数据恢复电路中的线性相位插值器,能够适用于多种相位差的插值,并且通过降低电流源开关驱动器的电压,在不降低电压摆幅的情况下实现了共源共栅尾电流源,可有效抑制沟道长度调制效应的影响。在所提出的线性插值器的基础上,本文采用0.25 μm工艺,设计了一款应用于高速SERDES接口的CDR电路。仿真结果表明,所提出的线性相位插值器可有效降低CDR输出时钟的抖动。

1 相位插值型CDR的结构

1.1 系统结构

相位插值型CDR主要由采样电路、鉴相表决器、移位寄存器、相位选择电路、相位插值器等模块组成。锁相环中的VCO根据接收端的本地时钟输出8个相位间隔为45°的时钟信号送到4个相位选择电路。由2组控制信号CA1～CA4和CB1～CB4来控制相位选择电路选择出4组差动信号,分别送到2个插值器[6]。插值器在权重控制信号w1～w16的控制下,对输入信号进行插值,微调输出时钟的相位。2个插值器输出4个相位间隔为90°的信号,经过整形[7]后作为4个并行高速D触发器[8]的输入时钟信号,对输入串行数据进行采样,并得到相应的采样结果Si～Si+3。鉴相器阵列中的8个鉴相器对一定数量的连续采样结果进行鉴相,产生2组指示时钟超前或滞后信息的鉴相结果信号R1～R8和T1～T8。表决器对鉴相结果进行表决,并输出UP信号来指示时钟超前或滞后的判决结果。双向移位寄存器在时钟SCLK的控制下,根据UP信号的值移入1或0,改变w1～w16的值,调整采样时钟的相位。整个CDR电路系统构成一个负反馈结构,如图1所示。系统锁定时,采样时钟的上升沿对准输入数据码元的中间位置,实现最佳采样[9]。

这种数字控制的相位调节是离散的。双向移位寄存器根据表决器的表决结果移位,UP信号为1时,移位寄存器左移一个1,滞后则右移一个0,无跳变则不移位。当移位寄存器中的数据全为1或0时,状态机切换状态,相位选择电路选择相邻区间进行插值,同时移位寄存器向相反方向移位。移位寄存器的输出用来控制相位插值的权重,它的控制位数N决定了恢复时钟的精度和CDR的频率跟踪范围。理想情况下,每次调节的相位步进即恢复时钟的精度是φ0/N,其中φ0为插值器输入信号的相位差,φ0和移位寄存器的位宽N共同决定了相位插值的精度。图2给出了φ0为45°、N=16时插值器的工作原理示意图。工作过程中,CDR电路根据鉴相和表决结果不断地调整采样时钟的相位,直到串行接收数据的相位刚好落在恢复时钟的相邻2个相位间隔内时,恢复时钟的相位达到动态锁定状态。

图2 φ0为45°、N=16时相位插值器的工作原理

一般情况下,串行/解串(SERDES)接口的发送端和接收端的的时钟并非同源时钟,因此存在一定的频率偏差。CDR的频率跟踪范围指的是CDR能容忍的接收时钟与发送时钟的频率偏差,若频率偏差超出频率跟踪范围,CDR就不能正确地恢复出接收时钟。设发送时钟的频率为f,接收时钟的频率为f±Δf,则只要调整一次相位所需的时间即16个时钟周期内积累的相位误差小于一次相位调整的步进,这样的频率偏差就能容忍,即

(1)

从上面的分析中可以看出,N越大,相位步进越小,恢复时钟的精度越高,但是CDR的频率跟踪范围也会变小[9],因此移位寄存器的位数需要折中考虑。本文采用的移位寄存器位数为16位。

1.2 鉴相表决算法

鉴相器的作用是判断时钟相位超前还是滞后于数据跳变,但不能反映时钟与数据的具体相位差。在时钟存在抖动的情况下,单个鉴相器的鉴相结果是不准确的,因此需要多个鉴相器,并对它们的结果进行表决以增加鉴相结果的可靠性[10]。

CDR在接收的每16个串行数据位中,对其中9个连续数据位(Dn+1～Dn+9)进行鉴相和表决。为降低采样时钟的频率并减小功耗,采样电路采用相位差为90°的4相时钟进行半速率采样[3]。在1次鉴相过程中,共需要17个时钟上升沿。第i(i=1,2,…,17)个时钟上升沿CKi采样得到的数据为Si。采用8个鉴相器对17个采样结果进行鉴相,第k(k=1,2,…,8)个鉴相器对3个采样结果S2k-1、S2k和S2k+1进行鉴相,得到鉴相结果Rk和Tk,从而判断时钟超前还是滞后于数据跳变,如图3所示。

图3 鉴相器工作原理示意图

鉴相器的算法如下:

(1)若S2k-1⨁S2k=0,S2k⨁S2k+1=1,则时钟上升沿超前数据跳变沿,Rk=1,Tk=0;

(2)若S2k-1⨁S2k=1,S2k⨁S2k+1=0,则时钟上升沿滞后数据跳变沿,Rk=0,Tk=1;

(3)若S2k-1⨁S2k=0,S2k⨁S2k+1=0,则数据没有跳变,Rk=0,Tk=0。

表决器对8个鉴相器的输出进行统计,得到表决结果。具体表决算法如下:

(1)若∑Rk>∑Tk,则认为时钟超前数据,并将UP信号置为1;

(2)若∑Rk<∑Tk,则认为时钟滞后数据,将UP信号置为0;

(3)若∑Rk=∑Tk,则认为数据没有跳变,移位时钟SCLK在这个相位调整周期内不产生上升沿,移位寄存器不移位,插值电路保持不变。

1.3 相位插值电路

相位插值电路如图4所示。相位插值器对2对具有一定相位差φ0的差动时钟Vip1、Vin1和Vip2、Vin2进行相位插值,得到相位介于两者之间的恢复时钟[11];插值的权重控制信号w1～w16是移位寄存器中的16位数据,它通过改变2个差动对的尾电流来调整恢复时钟的相位[5],尾电流控制着输入管M1～M4的跨导。2对时钟信号分别通过输入管的跨导转化为电流ID1～ID4。交叉求和得到的电流Iop和Ion的相位将介于2对时钟之间,即实现了权重信号控制下的相位插值。

图4 相位插值电路

2 传统相位插值器的线性度分析

相位插值电路最重要的指标是它的线性度,即改变权重控制信号时,插值输出时钟相位是否线性变化。非线性的相位变化会导致插值输出时钟相位不均匀,输出抖动也不均匀,恢复时钟精度变低。

在图4所示的相位插值电路中,假设所有尾电流源之和为I,且尾电流源晶体管尺寸相同,则在理想情况下,每个电流源的大小为(1/16)I。设权重控制信号w1～w16之和为w,那么差动对M1和M2的尾电流为(w/16)I,差动对M3和M4的尾电流为(1-w/16)I。令差动对M1和M2的权重a=w/16,则差动对M3和M4的权重为(1-a)。用半边电路方法进行计算,则M1、M3的跨导为

(2)

(3)

式中:μn为电子迁移率;Cox为单位面积氧化层电容;(W/L)M1和(W/L)M3分别为M1和M3的宽长比。假定输入差动信号Vip1、Vin1和Vip2、Vin2近似为正弦信号,振幅为V0/2,且它们的相位差为φ0,即

t)

(4)

整个相位插值电路的负载采用对称性结构,由锁相环中的自偏置电路复制得到,从而保证2个PMOS管的电流大小相同,总体负载阻抗由M5决定[12],约为1/gM5。流过M5的电流ID5=Ion/2,其中,Ion=ID1+ID3=I/2,则ID5=I/4。那么M5的跨导可以表示为

(5)

式中:μp为空穴迁移率。由此,整个插值器半边电路的输出电压可以表示为

(6)

将式(2)、(3)、(4)、(5)带入式(6),得到输出插值时钟的表达式为

Von=k0sin(ωt+θ)(1+2(a(1-a))1/2cosφ0)1/2

(7)

(8)

(9)

式中:a为电流源权重。从前述可知,传统相位插值器的尾电流源采用等值电流源阵列,w1～w16对插值器2个差动对尾电流的控制是线性的。然而,由式(9)可以看出,相位插值器输出时钟信号的相位与电流源权重a的关系显然是非线性的。

另外,根据式(9),电流源权重a对输出信号相位的控制关系还与插值器2个输入信号的相位差φ0有关。为了更直观地说明这种关系,图5给出了φ0为不同值时,输出信号相位与a之间的关系。可以看出,φ0越大,输出相位的非线性越严重,因此要求减小φ0以降低非线性。然而,减小插值信号的相位差需要增加环形VCO的级数,从而会降低VCO的振荡频率,而且还会增加电路的功耗和面积。因此需要在输出相位的线性度和电路的面积之间折中考虑。本文采用相位差为45°的2对互补时钟进行插值。

图5 输出插值信号相位与尾电流源权重的关系

在φ0为45°的情况下,若插值器的输出相位具有理想的线性特性,则输出信号的相位控制精度为45°/16=2.812 5°。在2.5 Gb/s的数据速率下,可以换算出CDR电路锁定后输出时钟的确定性抖动的峰峰值为6.25 ps。实际上,由于相位插值器具有上述非线性特性,恢复时钟相位的精度和确定性抖动的峰峰值由最大的相位步进决定。按照式(9)可以算出最大的确定性抖动的峰峰值为8.78 ps,因此为了降低抖动,对插值器进行相位线性化是非常必要的。

3 插值器的线性化方法

根据上面的分析,对插值器的输出相位线性化就是要使权重控制信号之和w对输出信号相位θ的控制是线性的,而w是通过改变插值器2个差动对尾电流源的权重a来实现相位调节的。若将w与a的函数关系表示为a=g(w),θ与a的函数关系表示为θ=f(a),则θ与w的函数关系为

θ=f[g(w)]

(10)

对于采用等值电流源阵列的传统结构,a是w的线性函数(a=w/16),根据式(9)可以直接给出θ与a之间的非线性函数关系曲线,如图6a所示。

(a)非线性插值 (b)线性插值 图6 控制权重w、尾电流权重a与输出相位θ的变化关系

本文线性化方法的关键是按照图6b的曲线,找出使θ=f(w)为线性函数的a=g(w),并在电路中实现。由于w、a和θ都是离散量,只要通过式(9)的反函数a=f-1(θ)计算出在0°～45°内均匀变化的17个θ值对应的a值,就可以反推出所需的非线性函数a=g(w)。实际实现时,保持总的尾电流源值不变,按照得出的a=g(w)确定出16个电流源的具体值,再确定出每只电流源晶体管的尺寸。可见,本文方法的优点是保持传统电路结构不变,从而简化电路设计。对于φ0为45°,N=16的情况,传统结构每个电流源电流的大小占总电流的比例α为6.25%;按照本文提出的上述方法,可以得出16个电流源电流分别占总电流的比例关系如表1所示。

表1 本文提出的非等值电流源阵列的比例关系

按照上述方法,理论上可以实现完全线性的插值器。然而,上述的分析与计算没有考虑电路的非理想效应。实际上,传统插值器电路尾电流源阵列中的单个电流源由工作在饱和区的晶体管M1实现,控制信号C1通过开关管T1和T2来控制尾电流的流向,如图7a所示。由于沟道长度调制效应的影响,阵列中各电流源之间的比例可能会出现较大的失配,从而严重降低插值器的线性度。

(a)单管电流源 (b)共源共栅电流源 (c)本文电流源图7 3种电流源

降低沟道长度调制效应的一般方法是采用共源共栅结构,通过增加共栅管(MCS)和额外的偏置电压VFB实现共源共栅结构,如图7b所示。这种结构可以大大地降低沟道长度调制效应的影响,但是增加共栅管将会牺牲一定的输出电压摆幅,并增加了电路面积。

为了用共源共栅结构抑制沟道长度调制效应,并且不降低输出电压摆幅。本论文提出了一种改进的电流源结构,利用导通时的控制开关T1或T2作为共源共栅晶体管,并将驱动T1和T2的反相器的供电电压降低为VFB,如图7c所示。改进后,若某个开关管截止,则其栅压为0,可以有效地关断。开关导通时,栅压为VFB,可以确保开关管工作在饱和区,实现共源共栅电流源,抑制了沟道长度调制效应,同时不影响电压裕度。

4 仿真结果

本文采用TSMC 0.25 μm CMOS工艺设计了一款基于线性相位插值的CDR,电源电压为2.5 V。

为了对比改进效果,图8给出了采用等值电流源阵列的传统相位插值器输出信号的仿真结果,图中每条曲线对应移位寄存器逐位变化时输出结果。这些信号的相位调整步距由它们的过零点的时间间隔反映。仿真结果显示,相位的变化规律与图6所示的理论分析结果相同,接近相位调整区间边界的相位步距较大,而区间中间的相位变化小,造成区间内相位分布很不均匀。最大的过零点时间间隔为10.23 ps,与理想特性的误差为63.68%。

图8 传统相位插值器仿真结果

对于本文提出的采用非等值电流源阵列的插值器的仿真结果如图9所示,可以看出,插值输出时钟的相位几乎是等间隔的。图中的最大时间间隔为6.84 ps,最小时间间隔为5.92 ps,最大误差为(6.84-6.25)/6.25=9.44%。

图9 本文相位插值器仿真结果

考虑到版图和工艺制造会影响器件的匹配度,对改进插值器进行蒙特卡罗仿真。尾电流管的宽、长、栅氧厚度和阈值电压的失配度呈均值为0、标准差为1的高斯分布时,仿真结果如图10所示,100次仿真的均值为6.5123 ps,标准差为0.7 ps。改进后的插值器能很好地抵抗器件不匹配的影响。

图10 插值器调节步长的蒙特卡罗仿真结果

本文相位插值器的详细参数在表2中进行了总结,并与一些相关文献进行了对比,可见本文相位插值器通过改变权重的方法得到了很高的线性度。

表2 插值器性能对比

在2.5 Gb/s的数据速率下,分别采用传统的非线性插值器和本文提出的线性插值器对整个CDR的恢复时钟的眼图进行了仿真,仿真结果分别在图11和图12中给出。仿真中,CDR本地时钟频率与接收数据的时钟频率偏差设为0.02%。

图11 基于传统插值器的CDR恢复时钟的眼图

图12 基于本文线性相位插值器的CDR恢复时钟的眼图

一般来说,在2.5 Gb/s的速率下,要达到10-12的误码率,时钟抖动的峰峰值应小于49 ps[15]。对比图11和图12可见,采用本文提出的线性相位插值器将CDR输出时钟的抖动从36.72 ps降低为29.46 ps。整个CDR电路的功耗为106 mW。

5 总 结

本文提出了一种基于非等值电流源阵列的线性相位插值器。在对传统相位插值器进行理论分析基础上,按照电流权重与输出相位的反函数关系,确定了电流源阵列中每个电流源的设计比例,有效地提高了输出时钟相位的线性度。本文采用0.25 μm CMOS工艺设计了一款基于线性相位插值器的CDR电路。仿真结果表明:传统结构插值器的最大相位误差为63.68%,而本文所提出的线性相位插值器的最大相位误差仅为9.44%,可有效地降低CDR输出时钟的抖动。

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(编辑 刘杨)

A Linear Phase Interpolator for Clock and Data Recovery Circuits

ZHANG Yao1,ZHANG Hong1,LI Liang2,DU Xin1,CHENG Jun1

(1. School of Electronic and Information Engineering, Xi’an Jiaotong University, Xi’an 710049, China;2. Key Laboratory of Analog Integrated Circuit, No.24 Research Institute China Electronic Technology Group Corporation, Chongqing 400060, China)

A linear phase interpolator based on non-equal current source array is presented to solve the problem of increasing clock jitter caused by the non-linearity of phase interpolator in clock and data recovery circuit. According to the inverse function relationship between the phase of the output clock and the weights of the tail current sources, the ratio of each current source in the tail current source array of the interpolator is adjusted elaborately based on the traditional phase interpolator. Moreover, the control transistor is used as a common gate transistor so as to improve the matching degree and the stability of the current source. Thus the linear relation between the phase of the output clock and the control signals is realized. The regulation precision of CDR is improved while the jitter in recovering clock is reduced. A clock and data recovery circuit based on the presented linear phase interpolator is designed using the 0.25 μm CMOS technology. Simulation results show that the maximum phase error of the proposed linear phase interpolator is 9.44%, while the maximum phase error of the traditional interpolator is 63.68%, that is, the presented interpolator significantly reduces the clock jitter of the CDR.

clock recovery; phase interpolation; linearity; jitter

2015-08-17。

张瑶(1991—),女,硕士生;张鸿(通信作者),男,副教授。 基金项目:国家自然科学基金资助项目(61474092);陕西省科技计划资助项目(2014K05-14);模拟集成电路重点实验室基金资助项目(140C09044)。

时间:2015-12-02

10.7652/xjtuxb201602009

TN432

A

0253-987X(2016)02-0048-07

网络出版地址:http:∥www.cnki.net/kcms/detail/61.1069.T.20151202.1857.002.html