基于AOCV的低功耗标准单元设计

张振鹏，张立军，郑坚斌，于 跃，索 超，李有忠（.苏州大学 江苏 苏州5000；.苏州兆芯半导体科技有限公司 江苏 苏州5000）

基于AOCV的低功耗标准单元设计

张振鹏1，张立军1，郑坚斌2，于 跃2，索 超2，李有忠1
（1.苏州大学 江苏 苏州215000；2.苏州兆芯半导体科技有限公司 江苏 苏州215000）

近年来，物联网和移动互联网为代表的应用芯片提出了越来越高的功耗要求。降低工作电压是降低功耗的有效方法，但是随着电压的降低，电路的性能也会急剧下降。针对这一问题，本文运用AOCV的时序分析方法，使得电路设计在保证性能的基础上，最大程度地降低工作电压。在先进工艺下，运用AOCV方法能够使得工作电压由1.05 V降为1 V左右，在典型工艺角下的功耗得到了有效降低，同时保证了电路的速度和时序要求。

低功耗；工艺偏差；AOCV；时序裕量；PrimeTime；标准单元

随着工艺的不断进步，CMOS集成电路的特征尺寸不断缩小，工艺制造难度不断提高，我们对静态时序分析的要求也越来越高。传统的分析方法如BC-WC[1]，OCV[2]已经无法满足我们的需求，工艺制造带来的工艺偏差[3]（process variation）导致电路时序评估过度悲观，从而影响电路的整体性能。与传统的时序分析方法相比，AOCV方法更加精准合理。

在电路设计中，降低功耗的方法有很多种，比如衬底偏置[4]、电源门控[5]、时钟门控[6]、多阈值电压[7]、门级功率优化[8]等等。由于功耗与工作电压几乎成平方关系，降低工作电压是降低功耗较为有效的方法，但是随着工作电压的降低，标准单元的时序和速度会越来越差。如何能够在满足标准单元时序和速度的前提下，最大程度地降低工作电压是急需解决的问题。基于此，文中在设计运用标准单元库的过程中，运用AOCV的时序分析方法，减少时间裕量，使得标准单元库在满足时序和速度的要求下降低工作电压，从而达到降低功耗的目的。

1 AOCV分析

芯片在加工和实际工作环境中，不同路径可能存在少许差异，我们将这种差异分别看作min和max状况。OCV模式通过设置全局derate值，采用同一derate值，增加悲观度，在先进工艺下可能会导致时序不收敛的问题[9]。在AOCV模式中，我们将通过对单元在不同逻辑深度仿真，以及基于前后级在物理硅片上的不同距离得到一个更加精确的derate值来进行时序分析，而不是传统粗放式的统一的derate。使用AOCV可以使得时序违例的发生和过度设计的余量减少，做到节省芯片面积和功耗。

文中基于28 nm标准单元库进行AOCV分析。这套库包含1 600多颗单元，单元高度为7轨，是一套面积较小的单元库。文中选取Inverter（反相器）和NAND2（两输入与非门）这两个典型单元进行AOCV分析，这里以反相器为例说明分析过程。为了得到更为贴近实际情况的数值，我们在Laker软件中进行测量电路的版图绘制，抽取后仿电路，以此为基础进行AOCV分析。为了减小 WPE（Well Proximity Effect）[10]、DSE （Diffusion Space Effect）[11]、PSE（Poly Space Effect）等版图二级效应的影响，我们将50级反相器串联，置于filler单元的包围环境之中，使得版图的寄生参数更加贴近实际情况，后仿真也更加准确。

经过一系列DRC、LVS、XRC等版图工作之后，我们可以得到反相器链的后仿网表。在TT（1V 85℃）端角下，运用Hspice软件对反相器链的后仿网表做3 000次monte carlo仿真[12]，再利用.measure语句测量输入电平翻转点到每一级反相器输出电平翻转点的延时。因此，每一级反相器的输出延时数据组包含3 000个数据，根据统计学原理，这3 000个数据呈正态分布[13]，如图1所示即为50级反相器的延时分布图，由此计算出每一级反相器的输出延时的均值（mean）和方差（∂）。

图1 Monte Carlo分布图

根据公式（1），我们可以计算出1～50级每一级反相器延时的derate值。

表1 INV derate table

根据表1的数据作出散点图，如图2和图3所示。从图中我们可以发现，随着级数的增加，early derate 和late derate的值都是单调收敛的，且趋向于1。因此，AOCV分析可以解决OCV分析所带来的时序收敛问题[14]。此外，我们还可以发现，随着级数的增加，derate值的变化趋缓，所以本文计算了50级AOCV derate，可以达到预期的设计精度。而对于与非门而言，固定一输入端为高电平，变化另一输入端，同样可以得到50级AOCV derate值，如表2和图4、图5所示。

2 时序分析

文中所采用的28 nm标准单元库的标准工作电压为1.05 V，我们在反相器链和与非门链的输入和输出各加一个D触发器，以此作为测试电路在TT端角下做测试，如图6所示，我们使用PrimeTime软件进行时序分析。

图2 INV early derate

图3 INV late derate

表2 NAND2 derate table

图4 NAND2 early derate

图5 NAND2 late derate

图6 测试电路

以反相器链为例，在TT（1.05 V 85℃）端角下，将电路的verilog以及该端角下的时序库信息输入进PrimeTime。通过set_timing_derate指令给电路设定统一的derate值，接下来通过report_timing指令得到数据到达第1个反相器输入端的时间以及第50级反相器输出端的时间，如表3所示。因此我们可以计算得出，在OCV模式下，50级反相器的延时为791.006 ps。

通过使用read_aocvm指令将生成的derate table导入PrimeTime，继续运用PrimeTime在TT（1.05 V 85℃）对测试电路进行时序分析。同样，我们可以得到数据到达第1个反相器输入端的时间以及第50级反相器输出端的时间，如表3所示。因此，我们可以计算得出，在AOCV模式下，50级反相器的延时为718.32 ps。

表3OCV/AOCV时序对比表

由表3可见，OCV相比于AOCV而言，过于悲观，这就给我们降低工作电压带来了空间。基于这一结论，我们首先运用Altos软件以及DesignCompiler软件生成了0.9～1.05 V工作电压下标准单元库的时序库（.lib和.db文件）[15]，然后使用前文所述方法生成各工作电压下对应的 derate table，最后通过PrimeTime的分析得出各电压下的反相器链延时如表4和图7所示。由图可见，在时序不违背即延时不大于OCV模式的情况下，工作电压可降至1.01 V左右。我们取工作电压1.01 V，运用PrimeTime分析得出，反相器链的延时为786.346 ps，满足时序要求。

表4 反相器链工作电压-延时关系表

图7 反相器链工作电压-延时关系图

同理，我们使用同样的方法可以得出与非门链在OCV模式下的50级延时为1 039.137 ps，以及延时-工作电压的关系图表如表5和图8所示。同样我们可以得到，工作电压降至1 V时，50级延时为1 017.282 ps。因此，我们可以将与非门链的工作电压降至1 V。

图8 与非门链工作电压-延时关系图

表5 与非门链工作电压-延时关系表

从以上分析我们可以得出结论，在不违背时序要求的情况下，引入AOCV分析可以有效地降低工作电压。

3 功耗分析

通过前文的分析我们可以得出结论，针对本文设计的反相器链和与非门链电路，通过引入AOCV分析我们可以把标准工作电压从1.05 V分别下降到1.01 V和1 V，因此，我们运用Finesim软件对测试电路进行功耗分析。

在TT（1.05 V 85℃）端角下，输入方波激励，方波的周期为2 ns，占空比为50%，上升时间和下降时间都为0.1ns。测得反相器链的平均电流为33.360μA，通过计算可得，电路的平均功耗为35.028 μW。同理，在TT（1.01V 85℃）端角下，输入相同的激励，测得电路的平均电流为32.029 μA。计算可得，电路的平均功耗为32.349 μW，如表6所示。对比两组功耗我们可以发现，在满足时序要求的情况下，使用AOCV分析后，测试电路的平均功耗从35.028 μW下降到了32.349 μW，下降了7.65%。

表6 反相器链功耗表

在TT（1.05 V 85℃）端角下，保持A输入端始终为高电平，B输入端输入相同的方波。测得与非门链的平均电流为68.504 μA，通过计算可得，电路的平均功耗为71.929 μW。同理，在TT（1.0 V 85℃）端角下，输入相同的激励，测得电路的平均电流为65.683 μA。计算可得，电路的平均功耗为65.683 μW，如表7所示。对比两组功耗我们可以发现，在满足时序要求的情况下，使用AOCV分析后，测试电路的平均功耗从71.929 μW下降到了65.683 μW，下降了8.68%。

表7 与非门链功耗表

综上分析，在不违背时序要求的前提下，引入AOCV分析所带来的工作电压降低能够有效地降低功耗。

4 结 论

文中在标准单元库的设计使用过程中引入了AOCV分析，在不影响时序的情况下，有效地降低了工作电压，从而降低了功耗，进而验证了AOCV低功耗标准单元设计方法的可行性。AOCV对于工艺节点以及电路规模比较敏感，因此，随着工艺节点的推进，电路设计越来越复杂，AOCV分析的应用效果将更为突出。因此，文中为未来低功耗标准单元库的设计提供了一种新的思路和方法。

[1]曹建.静态时序分析中不同工作模式的分析及应用[J].信息技术，2011，35（1）:127-129，132.

[2]Richard Goering.Signoff summit an update on OCV，AOCV，SOCV，and Statistical Timing[EB/ OL].Cadence.2013，25（11）.http://www.cadence.com/.

[3]Mutlu AA，Rahman M.Statistical methods for the estimation of process variation effects on circuit operation [J].IEEE Transactions on Electronics Packaging Manufacturing，2005，28（4），364-375.

[4]刘畅.自适应衬底偏置电压调节技术研究[D].哈尔滨:哈尔滨工业大学，2011.

[5]Shuto Y，Yamamoto S，Sugahara S.New powergating architectures using nonvolatile retention: Comparative study ofnonvolatile power-gating （NVPG）and normally-off architectures for SRAM [C]//2016International Conference on Microelectronic Test Structures（ICMTS），2016，136-141.

[6]Liang Geng，Jizhong Shen，Congyuan Xu.Design of flip-flops with clock-gating and pull-up control scheme for power-constrained and speed-insensitive applications[J].IET Computers& Digital Techniques，2016，10（4），193-201.

[7]Srivastav Meeta，Rao S S S P，Bhatnagar Himanshu.Power Reduction Technique using Multi-vt libraries[C]//Proceedings-Fifth International Workshop on System-on-Chip for Real-Time Applications，IWSOC 2005，2005，363-367.

[8]Pradhan Dhiraj K，Chatterjee Mitrajit，Swarna Madhu V，et al.Gate-Level Synthesis for Low-Power Using New Transformations[C]//IEEE Symposium on Low Power Electronics，1996，297-300.

[9]Walia S.PrimeTime Advanced OCV Technology [M].Synopsys，April 2009.http://www.synopsys. com/.

[10]Kanamoto T，Ogasahara Y，Natsume K，et al. Impact of well edge proximity effect on timing[J]. IEICE Transactions on Fundamentals of Electronics，Communications and Computer Sciences，2008，E91-A（12）：3461-3464.

[11]郑凯磊.40纳米工艺下标准单元库的设计[D].上海:上海交通大学，2014.

[12]Petrosyan G，Abovyan S，Harutyunyan T.Modeling On-Chip Variations in Digital Circuits Using Statistical Timing Analysis[C]//Proceedings of the IEEE East-WestDesign & TestSymposium （EWDTS 2010）,2010：3.

[13]陈圣丰，陈宏铭，鲍帅，等.高效精确的创新AOCV芯片设计流程 [J].中国集成电路，2014，23（12）: 44-49.

[14]Anis Jarrar，Kirk Taylor.On-chip variation and timing closure [J].Electrical Design News:The Magazine ofthe ElectronicsIndustry，2006，51 （13）:61-62，64，66.

[15]王帅，王殿超.28nm制程下多电压设计中AOCV的应用[J].中国集成电路，2014，23（8）:43-49.

Design of low power standard cell based on AOCV

ZHANG Zhen-peng1，ZHANG Li-jun1，ZHENG Jian-bin2，YU Yue2，SUO Chao2，LI You-zhong1
（1.Soochow University，Suzhou 215000，China；2.Suzhou Megacores Technology Co.，LTD，Suzhou 215000，China）

In recent years，power consumption of mobile processors becomes more severe in the application of wireless sensor internet and mobile internet.Reducing supply voltage is an efficient means to lower power consumption，but with supply voltage’s decreasing，the circuit will be badly-behaved.In order to solve this problem，this article applies AOCV in timing analysis to reduce supply voltage as lowest besides ensuring the performance of circuit.In advanced technology，the application of AOCV can reduce supply voltage from 1.05V to about 1V，and efficiently lower power consumption in typical corner，meanwhile the circuit meet the requirements of speed and timing.

low power；process variation；AOCV；timing margin；PrimeTime；standard cell

TN432

A

1674－6236（2017）07-0134-05

2016-07-02稿件编号：201607008

国家自然科学基金（61272105）

张振鹏（1992—），男，江苏盐城人，硕士研究生。研究方向：集成电路设计。