一种MCU可测性优化设计

范学仕，刘云晶

（中科芯集成电路股份有限公司，江苏无锡 214072）

1 引言

MCU设计采用IP核的复用技术，大大缩短了复杂芯片的设计周期，提高了设计产量并加快了产品的面世速度，在消费电子、工业控制、医疗设备以及人工智能等领域得到广泛应用[1-3]。MCU具有高集成度和复杂度，使得各IP的I/O端口集成至MCU内部，无法通过MCU芯片引脚直接对各IP进行访问和控制，降低了内嵌IP的可控性和可观性，因此需要内建DFT（Design for Testability，可测性设计）以保证芯片的可控性和可观性[4-6]，DFT设计方法与技术成为MCU测试领域的研究热点[7]。

针对MCU的测试方法主要分为两类：基于ATE的外部测试方法[8-9]和基于BIST的内部测试方法[10-11]。

基于ATE的外部测试方法，由被测电路、ATE和ATE存储器3个基本构件组成。该方法将芯片测试数据（包括测试激励和测试响应）存储在ATE的存储器中，由ATE将测试激励注入到被测电路，捕捉被测电路实际响应与测试响应比较，输出测试结果。该方法利用ATE强大的存储和运算能力，采取更为精确的测试评估规则，有效提高芯片的测试故障覆盖率，但同时测试成本较高。

基于BIST的内部测试方法，BIST电路主要包括测试激励生成器、测试访问控制电路和响应特征分析器。当进入BIST测试模式时，由测试激励生成器产生测试向量，经过控制电路传到被测电路，最后由响应特征分析器进行响应分析，得出测试结果。这种测试方法将测试激励的生成、测试访问及测试响应分析在芯片内部采用BIST硬件电路实现，从根本上解决了对于外部ATE设备的依赖，降低了测试成本，但增加了芯片的面积，提高了芯片硬件开销。……