基于 HLS 的 LDPC 译码设计与实现

杨伟 李慧 张鹏 韩星

摘要：针对低密度奇偶校验码（Low Density Parity Check Code，LDPC）码长长、码率多、校验矩阵复杂，导致 FPGA 开发难度大、开发周期长等问题。在对 LDPC 校验矩阵和译码算法深入分析基础上，提出了一种基于 HLS 的 LDPC 设计与实现方案。基于 HLS 开发流程完成了 LDPC 译码的 RTL 实现，详细说明了开发过程的关键问题及优化办法。与常规 HDL 开发流程相比，基于 HLS 开发的 LDPC 译码吞吐率更高，时序更好，且便于后期移植和升级。

关键词：LDPC;译码算法;FPGA;HLS

中图分类号：TN911 文献标志码：A 文章编号：1008-1739（2021）13-66-4

Design and Implementation of LDPC Decoder Based on HLS

YANG Wei1， LI Hui2， ZHANG Peng1， HAN Xing1

（1.Hebei Key Laboratory of Electromagnetic Spectrum Cognition and Control， Shijiazhuang 050081， China;2. Unit 75775， PLA， Kunming 650000， China）

Abstract： Aiming at the problem of long code length， different code rate and complex check matrix of low density parity check code（LDPC） codes， which lead to the difficulty of FPGA development and long development cycle， a LDPC design and implementationscheme based on HLS is proposed based on the in-depth analysis of LDPC check matrix and decoding algorithm. Based on the HLSdevelopment process， the RTL implementation of LDPC decoder is completed， and the key problems and optimization methods in thedevelopment process are described in detail. Compared with the conventional HDL development process， the LDPC decoder based onHLS has higher throughput， higher timing， and is convenient for later transplantation and upgrade.

Keywords：LDPC; decoding algorithm; FPGA; HLS

0 引言

低密度奇偶校驗码（Low Density Parity Check Code，LDPC）由 Gallager 博士于 1962 年首次提出[1]，LDPC 码具有接近香农极限的译码性能，而且译码复杂度低，适合并行处理。经过近几十年发展，LDPC 码已广泛应用于卫星传输、深空通信及数据存储等领域。第 2 代数字视频广播（DVB-S2）标准采用 BCH 码与 LDPC 码级联的前向纠错（FEC）方式，其性能接近理论极限[2]，支持 64800 和 16200 两种码长以及多达 11 种码率[3]。由于 LDPC 码码长较长、码率较多，FPGA 开发过程较为复杂。

与传统处理器相比，基于并行结构的 FPGA 在性能、成本、灵活性和功耗等方面有较大优势，因此在通信、电子及数据处理等领域得到广泛应用[4]。但是随着算法复杂度不断提高，FPGA 器件不断升级，基于 HDL 输入的常规开发方法开始面临开发难度大、开发周期长等问题。针对这个问题，Xilinx 公司推出了新一代的开发工具：高层次综合（High-Level Synthesis，HLS）。HLS 允许开发者直接使用 C/C++/System C 进行设计建模，并自动将其转换成 RTL 级的实现[5]。HLS 使开发者有更多精力进行系统级设计，不必关注具体时序细节，从而极大提高设计效率。……