小型无人机侦测系统中的DDC设计及实现

王颖 陈志勇 寇韵涵

（1.中国电子科技集团公司第三十八研究所 安徽省合肥市 230000）

（2.中国船舶重工集团公司第七二二研究所 湖北省武汉市 430000）

1 引言

数字下变频是通信信号侦测领域的关键技术。无人机侦测设备的射频天线在接收无人机发射的通信信号后，经射频前端处理得到模拟中频信号，再经模数转换器带通采样变换成数字中频信号，最后在数字器件中做数字信号处理。

由于高速ADC采样量化输出的数字中频信号数据率过大，数据采集位数变高，相应的后级信号处理器件需要提高数据计算位数，进而导致硬件逻辑资源消耗增大，而数字信号经过传输、转换处理不会导致信噪比变差。因此，为减少冗余的计算量，降低FPGA等数字信号处理器件的资源压力和硬件成本，需通过数字下变频技术将ADC输出的数字中频信号的采样率降低到与后端数字处理器件相匹配的数据处理速率范围。现代通信信号侦测系统中，下变频模块一般置于接收前端ADC和后端DSP之间，典型的通信信号侦测系统框架如图1所示。

2 DDC方案设计

数字下变频模块主要由混频器（Mixer）、多速率滤波器组组成。本系统设计的DDC模块实现了在输入信号采样率为112MHz的条件下，输出28MHz采样率信号，系统设计框图如图2所示。

2.1 混频器设计

混频器的核心组成部分为数字控制振荡器（NCO，Numerically Controlled Oscillator），实现数控振荡器有多种方式，如直接数字频率合成（DDS）技术、坐标旋转算法（CORDIC）等。

由于本文小型无人机侦测系统基于FPGA平台实现，为最大限度地减少DDC模块占用的逻辑资源，设计选用DDS技术产生用于混频的正余弦信号。具体硬件实现采用32位计数器，假设每过一个时钟周期计数器加n，则计数器总共可以计个时钟，输出正弦波的频率为取计数器高8位为ROM的读取地址，可得在内输出整个波形。将高速ADC采样输出的载频为f0的数字中频信号分别与载频为fc的正弦及余弦信号相乘，输出相互正交的IQ信号，该输出信号包括输入信号的差频部分f0-fc与和频部分f0+fc。

2.2 CIC滤波器设计

数字中频信号完成混频后处于严重过采样状态，为降低信号混跌影响需要对高采样率数据抽取。级联积分梳状滤波器（CIC，Cascade Integrator Comb），是高速抽取器中简单有效的抗混叠滤波单元，被广泛应用于多抽样率信号处理系统中。其组成包括积分器、加法器、寄存器，没有乘法器，因此适合在实时性好、并行处理能力强的FPGA器件上实现，CIC滤波器结构框图如图3所示。

2.3 FIR滤波器设计

图1：通信信号侦测系统框图

图2：小型无人机侦测系统DDC示意图

图3：CIC滤波器的实现结构

FIR滤波器，即有限个采样值构成的冲击响应。由混频器原理知，混频输出信号包含和频部分f0+fc，需使用低通滤波器滤除信号高频部分。

滤波器系数通过MATLAB软件FilterDesigner工具设计生成，并定点化处理后，配置到FPGA IP核中。本方案该滤波器设计为低通等波纹滤波器，滤波器阶数为21阶，过渡带为8MHz-11.2MHz，带外衰减为80dB，滤波器系数量化位宽为16位，参数设计界面如图4所示。

3 FPGA实现

根据软件无线电理论和多速率数字信号处理原理，采用Zynq 7035 FPGA硬件平台实现数字下变频系统方案，单个DDC模块占用资源不超过Zynq 7系列芯片资源的十分之一。系统中下变频模块输入信号的中心频率为fc，采样频率为112MHz；经过本地载波混频后形成两路正交零中频IQ信号；再经过4阶CIC滤波并4倍抽取后信号带宽降至原来的1/4，采样率降至28MHz；然后通过一个过渡带为8-11.2MHz的FIR滤波器，带宽降至11.2MHz，其中I路和Q路混频之后的处理过程相同，DDC设计框图如图5所示。

硬件实现时混频器使用Xilinx自带的DDSIP核与乘法器IP核实现输出频率f_c的正余弦信号，并将数字中频信号频谱搬移至零频。滤波器组中CIC滤波器和FIR滤波器，根据MATLAB仿真生成的系数文件配置Xilinx中相应滤波器IP核实现。

4 结束语

图4：小型无人机侦测系统DDC滤波器参数设计

图5：小型无人机侦测系统DDC设计原理图

本文设计实现了一种小型无人机侦测系统中数字下变频方案，采用正交混频、CIC滤波器、FIR滤波器结合的方式，在有限的硬件资源下，完成了高采样率数字中频信号到低采样率基带信号的转换，使得输入到后端模块的信号数据速率满足器件要求，并保证了后端数字信号处理的硬件逻辑资源需求。