超高清HDMI接口音频测试信号源系统实现

任贵珊，孙海洲，王素珍，王怀铭

（青岛大学 电子信息学院，山东 青岛 266071）

0 引 言

随着大尺寸屏显示技术的发展，超高清的图像显示技术逐渐走向成熟。为了驱动不同的显示屏，需要不同接口格式的视频处理主板[1-4]，这样在实际测试中，需要不断地更换显示屏，不利于大规模生产测试[5-6]。为了对超高清音、视频处理主板进行测试，需要一种能同时输出音、视频的高清多媒体接 口（High Definition Multimedia Interface，HDMI）格式的信号测试源。在音视频测试源中，如何保持音、视频信号的同步是关键技术。较多参考文献采用嵌入式方法实现音视频的同步。文献[7]设计嵌入式Linux系统下的音频驱动程序，该驱动程序采用多通道DMA传输以及乒乓缓冲区的传输模式，支持音频的播放和录音功能。文献[8]采用音频嵌入技术，从高清串行HD-SDI码流中提取出音频数据，做分析检测后再插入视频数据中，达到声、画同步的效果。在硬件方面，通常组合现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）、数字信号处理（Digital Signal Process，DSP）和单片机CPU芯片来实现。文献[9]和文献[10]使用FPGA芯片设计了音视频采样及传输系统，对HDMI接口的音视频数据传输的关键模块进行了仿真验证。

本文采用Artix-7系列FPGA芯片，将低码率的音频信号插入到超高清视频数据码流中，设计并实现了超高清HDMI接口的音频测试信号源系统。首先，根据超高清HDMI接口信号的视、音频采样频率比例关系，应用直接频率合成（Direct Digital Synthesizer，DDS）技术[11-13]，产生对应不同采样频率的并行音频信号；然后将并行的音频信号串转化，整合到视频信号中，送到接口信号转换芯片，输出超高清HDMI接口的音频测试信号。该信号源在一片FPGA上实现，节省了专用的音频信号产生及处理芯片，提高了系统的集成度，减小了测试装备的体积，方便音视频设备生产厂家进行测试。

1 超高清HDMI接口音频信号特性

1.1 超高清视频像素频率与音频采样的关系

HDMI（High-Definition Multimedia Interface）是传输不压缩的全数字高清音、视频信号接口，为消费类电子行业接口标准。HDMI接口在行正程、场正程的时间段传输视频数据，在图像的消隐时间段传输数字音频、控制和同步信号数据。在HDMI接口信号中，为了保持视、音频信号的同步，传输像素频率和数字音频采样频率应保持特定的比例关系。设单位时间传输像素频率为fpixel，音频信号的采样频率为fs，则两个频率之间关系值CTS为：

式中：M、N为正整数。

从公式可以推测，只要满足在TN时间段内，像素个数CTS值是整数，则能保持视、音频信号同步。信号源系统中，处理音、视频同步关系的电路结构如图1所示。

图1 音视频同步关系电路结构

用两个寄存器存储M和N数值，将音频的采样频率送到倍频电路中，成为M×fs信号，再送到分频电路中，将M×fs信号N分频后，得到周期为的信号；然后送到TN周期时间计数器，计数周期内视频像素点的个数，得到CTS值。将N值和CTS值插入到音频信息中，与音频采样信号打包，成为信号源的音频数据。音频信号的采样频率fs、倍数M及M×fs值如表1所示。

表1 不同采样频率对应的M×fs值

从表1可见，如果音频信号采样频率为32 kHz，M值为128，M×fs就是4.096 MHz。表2是M为128 倍的不同音频采样频率N和CTS值。对超高清像素频率为594 MHz的视频信号而言，音频采样频率为32 kHz、M为128，保证视频、音频同步的N值和CTS值为：N为5 824时，CTS值为843 750；N为3 072时，CTS值为445 500。误差为0.001。

表2 M为128的不同音频采样频率N值和CTS值

1.2 信号源的音频格式及参数确定

信号源的音频信号采用I2S（inter-IC sound bus） 格式，其信号时序如图3所示。

WS高电平或低电平时间段分别对应左、右声道的音频数据。BCLK是串行音频数据的位时钟信号，BCLK信号的下降沿对应WS信号的跳变沿。在WS信号的跳变沿（上升沿或下降沿）后的第二个周期开始传输串行的一个采样点数据SDATA。数据SDATA由高位向低位依次传输，数据高MSB和低LSB的bit位置如图3所示。为了保证视、音频信号同步，需要一个基准时钟信号MCLK（M×fs），同步视频时钟信号、位时钟BCLK及采样WS信号。与超高清2 160×3 840@60相匹配的音频信号为：如果音频信号的采样频率为fs=32 kHz，采样点的位数为n个bit，则fWS=32 kHz，fMCLK=8.192 MHz，fBCLK=2×n×fWS=1.024 MHz。

图3 I2S通信时序

2 信号源系统设计与实现

2.1 系统总体结构

系统使用的FPGA器件为Xilinx公司ARTIX-7系列的芯片XC7A100T-2FGG484I，其内部时钟信号精度高、锁定能力强，使其具有高速的数据采集、传输、数字图像处理等能力。使用VIVADO软件开发工具，用verilog硬件描述语言实现系统设计。信号源系统的组成如图4所示，由系统时钟、并行数字音频信号发生器、并行音频转串行、超高清彩条视频信号发生器、HDMI接口信号形成等模块组成。系统时钟部分为各模块工作提供基准时钟，并行数字音频信号发生器输出的信号送给并行音频转串行模块，成为串行I2S格式音频信号。串行音频信号和超高清彩条视频信号同步送到HDMI接口信号形成模块，输出超高清HDMI接口音频测试 信号。

图4 超高清HDMI接口音频测试信号源的组成结构

2.2 系统时钟

将200 MHz的晶振差分信号送到FPGA时钟管理系统IP核，产生像素时钟fpixel、音频采样fs、基准时钟MCLK、位时钟BCLK等信号。其中，音频采样频率fs与并行数字音频信号发生器的工作时钟频率faudio_clk相同。

2.3 并行数字音频信号发生器

利用DDS技术在FPGA内部产生并行数字音频信号，其结构如图5所示。

图5 直接数字频率合成器（DDS）基本结构框图

频率控制字决定输出音频信号的频率。将八选一输出的频率控制字送给相位累加器，进行以频率控制字为步长的相位累加运算，运算结果存放在相位寄存器。相位寄存器的输出作为数据存储器（ROM）的地址，在地址时钟信号作用下，读出ROM中的音频数据。不同采样频率信号通过四选一模块输出，采样ROM中的数据，成为并行音频信号。输出信号频率为：

式中：wordF为为频率控制字，faudio_clk为DDS的工作频率，A为相位累加器的位宽，取16 bit；数据存储器（ROM）的字数设计为2 048个，位宽为16 bit。

为了满足生产中对不同频率音频信号的测试需求，信号源要输出不同频率的音频信号。通过设定不同的频率控制字，调节输出信号的频率。系统输出音频信号的频率范围是0.5～4 kHz，步长为 0.5 kHz。同时，为了满足超高清视频、音频信号同步关系，采样频率可选择，分别为32 kHz、44.1 kHz、 48 kHz、96 kHz等。

图6是FPGA内部产生的并行音频测试信号的实时仿真图，左右声道并行音频数据分别存放到寄存器left_data_shift[15∶0]和right_data_shift[15∶0]中。由图6可见，所设计的并行数字音频信号发生器能够正确输出单音频的正弦波信号。

图6 产生的并行音频测试信号实时仿真图

2.4 并行音频转串行

DDS产生的并行音频信号转换为串行音频数据的流程如图7所示。在WS信号的上升沿到来时，将左右声道DDS输出的16 bit并行音频数据分别存入两个16位寄存器left_data_shift和right-data_shift中。

图7 并行音频信号转串行数据流程

在信号WS为1，同时在位同步BCLK信号的下降沿到来时，在BCLK时钟作用下，寄存器left_data_shift内的16位数据逐个向高位移位，低位补零；同时将高位取出，移到sdata_d1寄存器中。经过16个位时钟BCLK后，并行音频数据转换为串行I2S格式的数据，从寄存器sdata_d1串出。比如left_data_shift内存16位1011_1110_0001_1011音频数据，经过一个BCLK信号下降沿后，left_data_shift寄存器的值变为0111_1100_0011_0110，高位1存入寄存器sdata_d1中，依次经过15个BCLK位时钟的周期之后，寄存器left_data_shift的值变为1000_0000_0000_0000，高位依次从寄存器sdata_d1串出，第16个BCLK后，left_data_shift的值变为0000_0000_0000_0000。同理，在WS为0时，右通道DDS并行数据，经过16个BCLK后，转换成串行音频数据。最后将sdata_d1的串行数据延时一个位时钟，得到的串行数据sdata为标准I2S协议音频信号。左右声道的数据在时间上以时分复用的形式交替出现。

2.5 超高清HDMI接口信号形成模块

将串行音频信号和超高清并行视频信号转换为HDMI接口信号通过iTE6615芯片实现。iTE6615芯 片 支持3 840×2 160@60 Hz、4 096× 2 160@60 Hz、5 120×2 160@60 Hz分辨率的超高清并行视频信号输入，将串行I2S格式的音频信号在行逆程及场逆程插入到并行视频信号中，转换为超高清HDMI接口信号。如图4所示，从FPGA器件输出像素频率为594 MHz的并行超高清视频信号输入到iTE6615的视频端口，将串行音频数据送到iTE6615的音频端口，在iTE6615芯片内部根据像素时钟频率、音频采样频率WS、基准时钟MCLK频率值计算出N值和CTS值，进行编码处理，输出HDMI视音频接口信号。

2.6 芯片内部资源利用情况

系统使用的VIVADO开发工具可以实时观察芯片内部硬件电路布局及资源利用情况。图8是本信号源在芯片XC7A100T-2FGG484I内部消耗的逻辑资源分布情况（包括超高清彩条视频信号发生器）。从图8可见，存储单元BRAM使用资源最多，达到96%，占用了47%的IO口资源；缓冲单元BUFG占用22%，查找表LUT占用18%，时钟管理资源MMCM占用17%。信号源系统在芯片XC7A100T-2FGG484I内部过程总耗电是0.356 W。其中，动态耗电0.255 W，静态耗?电0.101 W，系统能够正常稳定地工作。

3 系统测试

将信号源输出的HDMI接口的视音频信号送到超高清电视机主板，对信号进行解码处理，分离出视、音频信号。分离出的视频信号送到显示器上，显示超高清彩条信号和16阶灰度信号；分离出I2S格式的音频信号送到音频功放电路，对串行数字音频信号进行数模转换，然后对模拟音频信号放大，送到扬声器上，试听不同频率的音频信号。

将信号源输出的HDMI接口信号送到5G采样特性的示波器测试，得到图9、图10的结果。图9是HDMI接口的两场信号，场频为60 Hz；图10是HDMI接口的两行信号，行频为131.7 kHz。

图9 超高清HDMI接口的两场信号

图10 超高清HDMI接口的两行信号

图11是超高电视机主板分离出超高清2 160P的视频测试信号。用示波器测试电视机主板分离出的I2S格式音频信号，得到图12。从图12可见，串行数据呈现出周期性，反映出单音频正弦波采样值串行化的结果。用示波器测量功率放大后的信号，得到图13、图14，测出频率为0.5 kHz和1 kHz的模拟单音频信号。结果显示，信号源系统正确输出单音频信号，满足测试需求。

图11 超高清2 160P视频测试信号

图12 串行I2S格式音频信号

图13 输出单音频模拟信号

图14 输出1kHz的模拟单音频信号

4 结 语

在一片Artix-7系列XC7A100T芯片上，利用DDS直接频率合成方法产生测试用的并行音频信号，将并行音频信号按照HDMI接口的音频传输协议转换成不同码流的串行信号，与并行视频信号同步送到HDMI接口形成模块，设计实现了超高清音视频信号源系统。该系统省去了专用音频信号产生及处理芯片，提高了系统的集成度。信号源兼容超高清、高清、标清视频信号。在同一主频时钟信号作用下，在FPGA内部产生不同码流的数字音频信号，与高清及超高清视频信号相匹配，达到了音、视频的同步。由于FPGA具有反复编程的优点，信号源可根据实际需要进行编程调整，以适应不同的测试环境。本信号源已经在相关车间测试，参数满足生产测试需求。