基于SerDes的千兆以太网设计与实现

潘 波，朱 伟，袁 静

（重庆金美通信有限责任公司，重庆400030）

基于SerDes的千兆以太网设计与实现

潘 波，朱 伟，袁 静

（重庆金美通信有限责任公司，重庆400030）

采用SerDes作为物理层来实现背板互联，使各个插接到背板上的单元板通过千兆以太网协议互联起来。简要介绍了系统的基本架构和互联方式后，运用Altera公司的CycloneIV芯片实现的千兆以太网接口通过SerDes与Broadcom公司的千兆以太网交换芯片互联。最后给出了该设计的测试结果和结论。

高速串行接口；高速收发器；千兆以太网；背板

1 引 言

千兆以太网技术运用于背板互联已经得到了广泛应用，但是传统的基于1000BASE-T的双绞线作为传输介质的方式越来越受到局限。因为传统的1000BASE-T需要使用“PHY＋变压器”的结构，这样单元板的小型化就受到了很大限制。

随着人们对信息流量需求的不断增长，传统并行接口越来越难以满足系统对传输带宽的要求，过去主要用于光纤通信的串行通信技术SerDes正在取代传统并行总线而成为高速接口设计的主流。SerDes是英文SERializer（串行器）／DESerializer（解串器）的简称。它是一种时分多路复用（TDM）、点对点的通信技术，即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体（光缆或铜线），最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。

该设计选用SerDes作为物理层，使用差分信号线来传输千兆以太网数据。CycloneIVGX系列FPGA集成了高速收发器硬核，其单路传输速率可以支持3.125Gb／s的速率。运用Altera公司提供的IP核轻松搭建起千兆以太网接口。

2 整机架构

一个千兆以太网交换板与多个单元板插接到背板上，多个单元板通过星型总线连接到交换板上。这样各个单元板之间和单元板通过交换板可以互通数据。传统的数据总线采用标准的千兆以太网。这种方式在交换侧和单元板侧都会使用变压器和以太网PHY芯片作为物理层。这部分电路的功耗会比较高，且占用很多印制板面积。提出使用一种不使用变压器和以太网PHY芯片作为传输层，直接采用高速串行总线SerDes作为传输层。交换板的交换芯片采用Broadcom公司的BCM56334芯片，该芯片接口支持SGMII和SerDes两种方式。SGMII主要用于传统的标准以太网与PHY连接，SerDes模式可以用作背板互联。单元板使用Altera公司的cycloneIVGX系列FPGA来实现（见图1）。

图1 整机架构

3 高速收发器结构

Altera公司的CycloneIV GX器件内嵌多达八个全双工收发器，支持600Mbps到3.125 Gbps的串行数据速率。

如图2所示，每个收发器通道均由一个发送数据通路和一个接收数据通路组成。每个数据通路又由以下两部分构成。

物理介质附加子层（PMA）：包括I／O缓冲器的模拟电路、时钟数据恢复（CDR）、串行器／解串器（SerDes）以及用于优化串行数据通道性能的可编程预加重与均衡。

物理编码子层（PCS）：包括兼容所支持协议的收发器中数字功能的硬核逻辑实现。主要包括8／10bit编解码，数据缓冲等功能。

图2 高速收发器结构

FPGA架构中的输出并行数据通过发送器PCS和PMA进行传输，并作为串行数据被发送。接收到的输入串行数据通过接收器PMA和PCS传输到FPGA逻辑中。

4 千兆以太网实现

使用Altera公司提供的三速以太网IP核构建物理层，对外传输方式选择使用SerDes，物理层传输协议选用1000BASE-X。使用用户逻辑实现的GMAC与CPU相连实现数据链路层的处理。使用的高速收发器速率为1.25Gbps。如图3所示。

在CPU接收端，从背板侧收到的串行数据通过PMA＋PCS的物理层处理转换为并行的GMII接口数据。GMAC通过GMII接口将数据收下来，去掉前导码，进行CRC校验，并完成MAC地址匹配。将MAC地址匹配且通过CRC校验正确的数据包写入到SDRAM进行缓存，然后CPU通过FIFO接口从SDRAM读取数据。将收到的数据放入SDRAM进行缓存是因为从网络侧收到的数据包会有突发性。对大数据量的突发数据包，CPU会处理不过来。所以需要将其缓存下来等待CPU读取。在CPU发送端，CPU将数据写入到FIFO缓存，GMAC将数据加上前导码和CRC校验数据，通过GMII接口将数据传送给PMA＋PCS物理层处理。最后通过SerDes在背板上传输。

图3 千兆以太网逻辑框图

该系统中CPU使用软核NIOS处理器来实现的，CPU通过中断方式来读取或发送数据。CPU上运行UC／OS操作系统，使用操作系统自带的TCP／IP协议栈。软件需要完成驱动层的数据处理，也就是GMAC接口与协议栈之间的数据交互。这样NIOS就可以完成千兆以太网的上层数据处理。

5 性能测试

测试框图如图4所示。将交换板和单元板插接到背板上，交换板前面板上的以太网口与计算机连接。分别在交换板和单元板的SerDes接收端设置测试点TEST1和TEST2，用于测试线路质量。

图4 测试框图

将计算机的IP地址设置为192.168.1.2，单元板的IP地址设置为192.168.1.1。交换板与计算机之间用网线进行连接，单元板与交换板之间用SerDes进行连接。加电启动完毕后，通过交换芯片的管理网页查看到，与计算机和单元板连接的网口都为1000M连接。在计算机上发起ping包测试，测试结果如下表所示。通过测试可以看出，丢包率满足小于0.1%的要求。

表1 ping包测试结果

使用安捷伦公司生产的高速示波器分别在TEST1和TEST2处测试高速信号眼图。如图5所示。从眼图定性来看，经过背板传输后的信号质量可靠。

图5 眼图测试

6 结束语

本设计采用SerDes技术来实现背板互联，传输的是千兆以太网数据。作为机内互联方式，在不需要远距离传输的情况下，抛弃了原来的千兆以太网架构，达到了简化设计、降低功耗的目的，使系统的可靠性得到提高。在实现SerDes传输千兆以太网后，为考虑采用4对SerDes来传输万兆以太网打下了基础。

［1］糜正琨，杨国民.交换技术［M］.北京：清华大学出版社，2006.

［2］Cyclone IV Device Handbook［M］.Altera，2011.

［3］李优杏，周先敏，吕军红.基于FPGA的SERDES接口设计与实现［J］.中国通信学会第五届学术年会，2010（1）：11-14.

［4］胡锦，彭成，谭明.基于RocketIO的高速串行协议设计与实现［J］.微计算机信息，2008，24（6-3）：196-227.

［5］李江涛.RocketIO高速串行传输原理和实现［J］.雷达与对抗，2004（3）：48-50.

Gigabit Ethernet’s Design and Im plementation Based on SerDes

PAN Bo，ZHUWei，YUAN Jing
（Chongqing Jin Mei Communication Co.，LTD，Chongqing 400030，China）

The backplane＇s interconnection is achieved by using SerDes as the PHYsical layer so that each unit isplugged into the backplane board interconnects by Gigabit Ethernet protocol.This paper describes the basic architecture and interconnectionmethod.The interface of Gigabit Ethernet is realized by using the chip of cycloneIV from Altera and is interconnected with Broadcom＇s Gigabit Ethernet switch chip via SerDes.The test results and conclusions of the design are completely given in the paper.

SerDes；Transceiver；GbE；Backplane

10.3969／j.issn.1002-2279.2014.01.010

TP274

：A

：1002-2279（2014）01-0032-03

潘波（1984-），男，重庆市人，硕士研究生，主研方向：有线通信设备整机架构研究。

2013-07-22