基于VHDL语言的数字时钟设计

李晓敏，田熙燕

（河南科技学院 机电学院，河南 新乡 453003）

硬件描述语言VHDL是EDA技术的重要组成部分，也是电子设计主流硬件的描述语言之一，它具有很强的电路描述能力和建模能力，极好地反映了EDA设计的“自顶向下”的原则。而EDA技术作为硬件设计领域的先进技术已经在发展的过程中充分地显现出其优越性。利用EDA技术进行电子系统设计的最后目标，是完成专用集成电路ASIC的设计和实现[1]。与传统的设计方法相比，EDA技术可以用VHDL语言对系统进行抽象的行为与功能描述，对设计的各个阶段进行模拟验证，同时由于VHDL具有与具体电路无关的特性，使得设计者大大节省了时间，提高了效率[2]。

1 数字时钟的设计方案及框图

1.1 设计方案

系统要完成的主要功能有：

1）数字时钟按24 h制设计，由6只数码管显示小时、分钟、秒；

2）小时单元和分钟单元具有复位功能，当按下对应按键时，小时单元和分钟单元复位为00；

3）动态扫描功能，扫描输出轮流点亮各个数码管，可用来检测数码管的好坏；

由功能要求可将系统分模块实现[3]。将系统分为7个模块来实现。这7个模块分别为：

①24进制计数器；②60进制计数器；③分频器；④选择显示数据模块：其功能为将输入的六路信号（时十位﹑时个位﹑分十位﹑分个位﹑秒十位﹑秒个位）轮流选中送给七段显示译码器，即在一个时间单元内只显示一路信号的值；⑤动态扫描控制模块：其功能为控制数码管电路的亮灭，即完成对6个数码管的扫描控制功能[3]；⑥七段显示译码器：完成BCD码向7段显示码的转换；……