基于Interlaken协议的高速数据流接口设计与性能分析

陈世文， 郭 通，李玉峰,2，王 鹏， 杨柳青,3

（1.解放军信息工程大学 河南 郑州450002;2.防空兵指挥学院 信息控制系,河南 郑州450052;3.中国移动河南信阳分公司 河南 信阳464000）

互联网链路速率的飞速发展对路由器线路接口板的设计不断提出新的要求。为解决线路接口板中器件间的高速数据交互问题，带时钟与数据恢复的新串行技术、差分信号技术等被普遍应用，使器件的数据总线速率从每管脚约100 Mb/s提升到每差分对管脚可达数Gb/s，从而使单个器件的数据流吞吐速率大大提高。在核心路由器40 Gb/s POS线路接口板的设计中，链路层处理芯片与转发、调度处理FPGA间的数据交互速率高，且要求采用8对差分线完成，每对差分线为一个通道，每通道速率需达到6.25 Gb/s。为满足这一器件间的高速数据流接口设计需求，除了考虑硬件设计工艺外，还必须采用高效率、高可靠的包传输互连协议，利用多个串行链接，完成具有通道化、流控背压和数据完整性保护能力的数据通信。系统设计中采用Interlaken协议[1]，在FPGA中实现其功能IP核，传输时先将数据包切割成一个个突发数据字，前后加入控制字，然后将由数据字与控制字组成的突发按照每8字节一个通道进行条带化后成帧进行传输[2]。通过利用高端FPGA的高速通道和Interlaken IP核[3]设计技术，完成了链路层处理芯片与FPGA之间数据包的高速互联，满足系统40 Gb/s吞吐率的要求，并就不同应用场景中IP核关键参数与控制寄存器的配置进行了探索。

1 高速数据流接口需求分析

核心路由器40 Gb/s POS线路接口板原理框图如图1所示，链路层处理模块采用Cortina公司的CS1999芯片，内含Interlaken硬核。……