VHDL语言教学的几个关键问题探讨

赵 航 张文婷

1.三江学院电子信息工程学院 江苏南京 210012

2.南京磐能电力科技股份有限公司 江苏南京 210061

VHDL(Very high speed intergated circuit Hardware Description Language)是指超高速集成电路硬件描述语言。它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级方式相比，它更适合大规模系统的设计。因此很多高校的信息技术、计算机技术等专业都开出了VHDL设计课程[1]。笔者在教学过程中发现学生学习VHDL语言时会受到已经学习过的其他软件语言的影响，对VHDL语言作为硬件语言的一些特性和语法问题理解不够，往往会影响到对VHDL语言的灵活合理运用。本文结合多轮课程教学实践，针对学生最难掌握的几个问题做了深入探讨。

1 对VHDL作为硬件描述语言的特征的理解

学好VHDL的关键是充分理解VHDL语句和硬件电路的关系。 编写VHDL，就是在描述一个电路，我们写完一段程序后，应当对生成的电路有一些大体上的了解， 而不能用纯软件的设计思路来编写硬件描述语言[2]。

下面以四选一数据选择器的设计为例来加以说明。四选一数据选择器是一种常用的组合逻辑电路，用VHDL语言设计比较简单，可以用when_else语句实现，也可以用with_select语句实现，两者仿真结果相同，但综合的结果不同。具体情况如下：

【程序1】

使用Quartus II软件对程序1进行编译仿真，仿真结果如图1所示。

图1 程序1仿真结果

将程序1中的when_else语句实现改成with_select语句实现，修改后的部分程序如下：

【程序2】

同样使用Quartus II软件对程序2进行编译仿真，仿真结果与图1完全相同。……