超宽带微封装频率合成器的设计

王文凯

(西南电子技术研究所，四川 成都 610036)

0 引言

频率合成器是超外差体制通信侦察系统中必不可少的重要组成部分，其主要实现以下两方面功能：一为混频时提供混频器所需的宽带本振信号；另外为在系统测向功能前多通道校准时，利用标校源产生的宽带标校信号对通道幅度与相位提供校准信号，以实现精准测向[1]。超宽带、小型化、轻量化频率合成器在现在通信侦察系统，尤其是便携式通察系统中必不可少，得到了广泛应用并对其提出了更高的要求[2-3]。在通常超宽带频率合成器设计方案中，通过多次混频以达到频率扩展的实现方案得到了广泛应用，但该方案由于使用混频器、滤波器和多级本振使功耗增加、体积增大、重量无法降低，不适用于便携式系统中。故本文提出一种单环模式，通过锁定高频宽带压控振荡器后，通过可编程分频器实现频率扩展，采用先进的3D 微封装技术，最终实现超宽带微封小型化频率合成器的设计[4-5]。

1 设计原理

1.1 单环PLL 设计原理

基本的单环频率合成器(PLL)由鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)和反馈可变分频器(需要时)四部分组成，单环频率合成器基本原理框图如图1 所示[6]。其中可变分频器通常集成在鉴相器芯片中，可通过程序根据需要控制其分频比，但如果压控振荡器反馈频率高于鉴相器最高工作频率时，需要外置固定分频器使反馈频率满足所选鉴相器最高工作频率，以使鉴相器正常工作。PLL 系统为一个负反馈控制系统。

图1 单环PLL 原理框图

PLL 的带内相位噪声计算公式如下：

其中，PNfloor为PLL 最终输出相位噪声；FloorFOM为鉴相器归一化噪底；fpd为鉴相频率，单位为Hz；N=fvco/fpd为分频比；fvco为VCO 输出频率[6-7]。

1.2 多环PLL 设计原理

多环频率合成器有多种组成结构，包括PLL 组合、DDS+PLL 组合等，其中DDS+PLL 的结构因频率分辨率高和低相噪等优点，应用较为广泛。但由于DDS 功耗较大，且为实现较好的杂散抑制需要外部时钟环，故体积和功耗都较大。

实现超宽频带频率合成器较常用的方法为采用PLL组合形式，首先利用PLL 产生VCO 可覆盖的宽频带，再通过二倍频器倍频到毫米波频段后，通过一个点频源下变频到所需的频段。该方法需要多级滤波器以滤除混频所产生的杂波信号，再放大到所需输出电平，故体积和功耗也偏大[8]。

2 超宽带微封装频率综合器设计方案

2.1 设计目标

由于某便携式工程项目需要完成一超宽带、小型化、轻量化频率合成器，中国电子科技集团公司兄弟单位共同合作，完成超宽带微封装锁相环设计与实现，下面以该工程项目为例，介绍其工作原理和最终产品性能。

该工程实例的主要技术指标要求为：

输出频率：0.2 GHz～20 GHz；

输出电平：0 dBm±3 dB；

跳频步进：10 MHz；

跳频时间：≤200 μs；

杂散抑制：≤-60 dBc；

相位噪声：≤-92 dBc/Hz@10 kHz；

体积：20 mm×15 mm×5 mm。

2.2 设计方案

经过方案对比，为了同时满足宽频带、细步进、低杂散、低相位噪声和小型化、轻量化的设计要求，项目采用双环PLL 频率合成技术实现改频率源，工作原理如图2所示。

图2 超宽带微封装频率合成器原理框图

由超宽带频率合成器原理框图可以看出，本方案采用单环小数PLL 频率合成方案，鉴相器采用HMC704LP4E，其具有现阶段较低的归一化噪声基底：-233 dBc/Hz(整数模式)和-227 dBc/Hz(小数模式)，本方案采用小数模式；VCO 采用国内自研分段式可编程VCO，该VCO 内部分为六段，可通过串口控制内部开关对VCO 的切换得到不同输出频率，在降低系统电调端控制电压的同时，最终实现可覆盖10 GHz～20 GHz 的宽频带输出[9]；可编程分频器通过外部串口控制，对VCO 输出的宽带信号进行1，2，4，8，…，64 分频，可实现扩宽输出频率带宽的作用；VCO 的最低输出频率为10 000 MHz，故经过最高64分频后，该频率合成器最低输出频率为：

该结果能够满足最低输出200 MHz 要求。由于宽带可编程分频器输出谐波较差，尤其是三次谐波，故使用开关滤波组件对全频段输出频率进行滤波；另外，VCO、可编程分频器和开关滤波器组输出功率电平都具有低端高、高端低的特点，因此累加功率电平波动有±8 dB 之多，故需要幅度均衡器对输出电平高、低端进行均衡，以使经最后一级放大器放大后的最终输出功率电平更加平坦。

锁相环的相位噪声主要由晶振倍频后相位噪声输出和鉴相器归一化噪底倍频后的相位噪声输出的较差值决定。由于系统提供的晶振相位噪声水平高于正常水平，故该频率合成器的相位噪声由鉴相器噪底倍频后的相位噪声决定。由于分频对相位噪声具有优化作用，每经过2 分频相位噪声即可优化6 dB，故在频率输出为20 GHz 时相位噪声指标最差。输出相位噪声为：

考虑闪烁噪声、电路中其他器件热噪声，以及工程可实现性，实际信号输出相位噪声可以满足系统提出的-92 dBc/Hz@10 kHz 的技术指标要求[10-11]。

3 超宽带微封装频率混合成器仿真与实现

3.1 电路设计

本方案采用单环PLL 实现方式，基本原理框图如图1所示，故PLL 电路方案较简单。由于采用了国内先进的、自研的分段VCO，使得全频段内线性度较好，更有利于电路设计与实现。

由于HMC704LP4E 小数模式最高鉴相频率为80 MHz，对100 MHz 输入参考信号进行2 分频，故该频率合成器采用50 MHz 鉴相频率。综合考虑鉴相泄露、跳频时间和相位噪声等指标，根据项目经验，本方案将环路带宽选取为300 kHz 左右，由于环路滤波器具有低通特性，对50 MHz 鉴相频率具有非常好的抑制；该环路带宽可以减小两点的跳频时间，跳频时间为分段压控振荡器选段时间，由于分段VCO为开关切换，切换时间为纳秒级，可忽略不计，环路跳频时间为50 μs～60 μs，即为总跳频时间；由于环路采用小数工作模式，如果环路带宽较窄，环路会由于Δ-∑调制引起噪声包，300 kHz 环路带宽有效抑制该噪声包，从而优化相位噪声。

环路滤波器参数仿真设计如图3 所示。

图3 环路滤波器参数仿真结果

频率合成器相位噪声仿真结果如图4 所示。由于20 GHz 超出了鉴相器的最高工作频率，故在反馈端增加了四分频器以满足鉴相器工作频率，相位噪声恶化20log4=12 dB，由曲线可以看出，偏移10 kHz 处相位噪声约为-108 dBc/Hz，倍频后为-96 dBc/Hz，仿真结果与计算结果基本一致[12]。

图4 相位噪声仿真结果

3.2 三维SIP 工艺实现

SIP 就是实现两片或多片同样芯片或者不同芯片的堆叠，相比起其他模组形式，SIP 的模块小型化、性能更高、成本也更低。关键是，SIP 允许摩尔定律延续，不是在过去的二维，而是在三维领域。

3.2.1 倒装芯片堆叠

倒装芯片通过减小芯片与系统间电互连的长度，允许更高数量的互连，以及充分利用芯片的整个面积，来增加芯片的电性能。

本方案采用倒装芯片和引线键合堆叠实现工艺组装。堆叠芯片中顶部芯片的倒装是为了芯片-芯片间的通信，芯片间倒装芯片互连体现了倒装芯片技术的传统且内在的优点，比如高频工作、低的寄生效应、较小的封装尺寸。另外，通过减小长互连线的跨度缩短互连，使得器件更加小型化，长互连线可能应用于键合顶部的芯片。在这种堆叠中，底部芯片首先贴装在基片上并用引线键合与之互连。然后顶部芯片面朝下贴装在底部芯片上表面上[13]。

3.2.2 硅载片技术

硅载片就是将有机物或者陶瓷的基板用硅片取代，在硅载片上制作多层聚合物铜引线。采用TSV 技术实现芯片互连。TSV 技术可以实现芯片与载片之间，以及载片与电路板之间的高密度互连。

芯片首先倒装键合到硅基片上，然后其他芯片逐个往上堆叠。整个堆叠结构最后用表面贴装到一个一个印制板上。焊料-孔-填充技术利TSV 充当载片件的垂直互连。其工艺流程为基片钻好通孔后，首先在通孔里面沉积一层绝缘层，使得硅材料跟导体之间绝缘，之后完成通孔金属化[14]。

通过上述工艺实现方式，极大地缩小了该频率合成器的体积和重量，该频率合成器最终外形结构如图5 所示。结构尺寸为20 mm×15 mm×5 mm，重量仅为15 g，达到了小型化、轻量化设计要求。

图5 结构外形图

4 电路调试与测试结果

鉴于前期对技术指标考虑充分，设计方案合理，仿真准确，工艺布局考虑充分，实现可行性高，相位噪声能够很好地满足技术指标要求。全频段优于-92 dBc/Hz@10 kHz。相位噪声测试曲线如图6 所示。

图6 相位噪声测试曲线

由于环路滤波器的低通作用，并且本方案采取了50 MHz 的高鉴相频率，环路滤波器对其有较好的抑制作用，故有效抑制了杂散信号。另外开关滤波组件对可编程分频器产生的多次谐波起到了很好的抑制作用。杂散和谐波抑制测试曲线如图7 所示。

图7 杂散、谐波测试曲线

跳频时间测试结果如图8 所示，限于5052 跳频时间测试范围，测试了2 500 MHz～4 990 MHz 的跳频时间，其基频为10 000 MHz～19 960 MHz，从图中可看出全频带跳频时间为60 μs 左右[15-16]。

图8 跳频时间测试曲线

频率综合器测试结果如表1 所示。

表1 频率综合器测试结果

5 结论

本文详细论述了超宽带微封装频率合成器的实现方式，实现超宽带、小型化、微封装、轻量化、高性能频率综合器，在实现≤-60 dBc 的低杂散指标的同时，相位噪声可达-92 dBc/Hz@10 kHz，且体积只有20 mm×15 mm×5 mm，达到了高质量频率综合器的设计要求，很好地满足了系统指标要求，具有很好的应用前景。