纳米集成电路制造中的CMP

王海明

(中国电子科技集团公司第四十五研究所，北京100176)

自从1988年IBM公司将化学机械抛光技术(CMP)应用于4M DRAM芯片的制造，集成电路制造工艺就逐渐对CMP技术产生了越来越强烈的依赖。之所以如此，主要是由于器件特征尺寸（CD）微细化，以及技术升级引入的多层布线和一些新型材料的出现。特别是进入0.25 μm节点后的Al布线和进入0.13 μm节点后的Cu布线，CMP技术的重要性更显突出。

进入90～65 nm节点后，铜互连技术和低k介质的采用，CMP的研磨对象主要是铜互连层、层间绝缘膜和浅沟槽隔离（STI)。从45 nm开始，逻辑器件的晶体管中引入高k金属栅结构（HKMG），因而同时引入了两个关键的平坦化应用，即虚拟栅开口CMP工艺和替代金属栅CMP工艺。到了32 nm和22 nm节点，铜互连低k介质集成的CMP工艺技术支持32 nm和22 nm器件的量产。在22 nm开始出现的FinFET晶体管添加了虚拟栅平坦化工艺，这是实现后续3D结构刻蚀的关键技术。先进的DRAM存储器件在凹槽刻蚀形成埋栅结构前采用了栅金属平坦化工艺。引入高迁移率沟道材料（如用于nFET的III-V材料和用于pFET的锗）后，需要结合大马士革类型的工艺，背面抛光这些新材料。另外，CMP也在PCRAM技术中担当起了GST CMP的重任。总之，诸如此类层出不穷，CMP在纳米集成电路制造中的作用至关重要。

1　CMP在纳米集成电路制造中的具体应用

1.1　浅槽隔离抛光

浅槽隔离（STI）抛光是较早被采用的CMP工艺，也是CMP在芯片制造中最基本的应用。纳米集成电路芯片制程中，STI CMP工艺要求磨掉氮化硅（Si3N4）层上的氧化硅（SiO2），同时又要尽可能地减少沟槽中氧化硅的凹陷。进入45 nm及以下节点后，为了填充越来越窄小的沟槽，LPCVD被采用，其形成的氧化硅薄膜具有更厚的覆盖层，这无疑加大了CMP的研磨量。随着CMP研磨液的发展，一种高选择比（大于30）的研磨液采用氧化铈（CeO2）作为研磨颗粒。这样，以氮化硅（Si3N4）为抛光终止层的直接抛光（Direct STI CMP）成为现实。直至今日，采用氧化铈研磨液的抛光工艺依然是STI CMP的主流方法，如图1所示。

图1　STI直接抛光工艺过程

氧化铈研磨液的特殊之处就在于它不同于以机械作用为主导的氧化硅研磨抛光，而它是以化学作用为主导以机械作用为辅助的，因此具有如下特点：

（1）平坦化效率高，尤其对初始研磨的凸面，效率尤为突出；

（2）对氮化硅具有较高的选择比，实际工艺中可用氮化硅作为自动终止层；

（3）有效地保护了沟槽密集区表面，最大限度地减低了不同图形密度区域的膜厚差。

1.2　铜的研磨与抛光

Cu CMP工艺产生于21世纪初130 nm节点及其之后，一直沿用到纳米集成电路28～22 nm节点。

当前的Cu CMP工艺通常分为三步：首先用铜研磨液（Slurry）来磨去晶圆上铜布线层表面的大部分多余的铜料；第二步，继续用铜研磨液低速精磨与阻挡层接触的铜，同时通过终点检测技术控制研磨终止于阻挡层上；第三步，则用阻挡层研磨液磨除阻挡层及少量的介质氧化物，并进行CMP后去离子水清洗（如图2所示）。

图2　典型的双大马士革工艺

铜研磨液主要由腐蚀剂、成膜剂和纳米磨料组成。腐蚀剂用来腐蚀溶解铜表面，成膜剂用于形成铜表面的钝化膜，钝化膜的形成可以保护腐蚀剂的进一步腐蚀，并可有效地降低金属表面硬度。其中的纳米磨料通常是氧化铝(Al2O3)或氧化硅（SiO2），氧化剂是双氧水（H2O2），同时含有抗腐蚀抑制剂及其它添加剂。磨料的作用则是磨除凸处表面的钝化膜而露出铜层，使腐蚀剂能继续溶解，而凹处则被钝化膜保护而不被溶解。通过研磨液反复地溶解、钝化、磨除的过程实现铜的全局平坦化。

对于阻挡层的抛光，需要高性能的研磨液，其中的研磨颗粒为氧化硅（SiO2），氧化剂也为双氧水（H2O2），同样含有抗腐蚀抑制剂等。在阻挡层抛光中，涉及铜材、阻挡层的Ta/TaN材料和氧化硅介质层。先进工艺中还会涉及帽封层（TEOS TiN）和低k材料。

实际工艺制程中，当研磨中的机械作用占优势时金属残余的去除能力较强，铜腐蚀类缺陷较少，但是对过度抛光的容忍度较差，工艺窗口较小。反之，当研磨液中的化学作用占优势时，划痕类缺陷较少，容忍过度抛光的工艺窗口较大，但是金属残余的去除能力较差，铜腐蚀类缺陷较多。可见，Cu CMP工艺的关键是找到机械作用与化学作用的最佳平衡点。

问题及挑战：

（1）在先进工艺中，微小的铜线厚度变化都会引起阻容值的很大变化。如何在研磨抛光中降低电阻值的波动是首要的挑战。

（2）具有自动停止（Self-stop）功能的研磨液是近年来CMP技术发展趋势之一。终点检测技术更显得极为重要。

（3）随着器件特征尺寸的不断缩小和金属线数量的增多，不得不采用低k材料做介质，这种介质材料由高k变低k的变化也给CMP带来新的挑战。

由于低k材料的多孔结构和低硬度的特点，抛光中易发生断裂甚至会出现剥离，这就不得不降低抛光压力。45 nm节点以下的CMP技术中，抛光压力要求在10 kPa以下。在抛光后清洗工艺处理中，k值发生变化的问题也引起了高度重视。

1.3　高k金属栅的抛光

在32 nm及以下节点工艺中，高k金属栅的“栅后方法”是形成高k金属栅的主流方法之一，其中CMP担当着富有挑战性角色。“栅后方法”工艺流程中的CMP，第一次是ILD CMP，用以研磨开多晶门；第二次是Al CMP，用以抛光铝金属。多晶门的制程涉及材料种类较多，同时要研磨氧化硅、氮化硅及多晶硅。

CMP过程及研磨液的选择：

第一步采用硅胶研磨液，其中的氧化硅颗粒去除大部分SiO2层，留下100～200 nm的氧化硅层在多晶硅门上；

第二步，采用氧化铈研磨液或固定研磨液，类似于STI CMP，研磨抛光终止在Si3N4层上；

第三步，采用硅胶研磨液，去除Si3N4，研磨抛光终止在多晶硅门上，这就是最富于挑战性的一步（如图3所示）。

图3　用“栅后方法”经CMP形成高k金属栅

随着HKMG后栅极方案的引入，常规的ILD1 CMP从单一材料氧化物止于薄膜去除转变为多材料去除工艺，产生了虚拟多晶硅栅结构的开口。实时剖面控制（RTPC）技术提供了终点和晶圆内均匀性控制。系统把宽带光技术与对多区抛光头的实时反馈相结合，获得所需的中心到边缘的晶圆均匀性控制。RTPC一般使压力调节贯穿抛光循环的始终。依据与整个晶圆上的去除速率和薄膜厚度有关的专有模型及算法决定所需的压力变化。

HKMG制造中需要的第二步CMP是金属栅工艺，其中虚拟多晶硅栅材料用铝替代。CMP可实现大马士革工艺的技术，该工艺中淀积的金属全部是背面抛光，以隔离各个晶体管栅极。

薄膜平坦化及背面抛光把表面金属和阻挡层材料从场氧化物区域除去，留下在沟槽中填充的金属铝。从器件观点看，铝CMP在栅上终止，确定了栅的高度。因此，为了厚度与均匀性，需要在芯片内、晶圆内、晶圆-晶圆间严格控制工艺的变化。抛光工艺不应在场氧化物上留下铝残留物，也必须选择使场氧化物的损失最小。它也必须完全去除场中的功函数和阻挡层材料，同时使因芯片内的凹陷和腐蚀产生的表面形貌变化小。

实时剖面控制（RTPC）能用来支配刻蚀旋转压盘处的抛光工艺。RTPC系统包括涡流敏感元件、多区抛光头和软件控制模型。RTPC系统与ISPC系统类似，不同处是，它采用涡流敏感元件测量金属薄膜的厚度，而不是ISPC对于透明薄膜使用的光学系统。基于涡流的RTPC敏感元件能进行金属薄膜（例如，铝、铜和钨）的原位测量，测量以毫米尺度从300 mm晶圆上薄膜的中心到边缘进行。抛光过程中，RTPC模型实时分析金属厚度剖面，确定偏离希望（目标）剖面的区域。然后，模型对抛光菜单参数产生增量修正，给抛光系统提供这些变数，以校正剖面误差。

1.4　GST的CMP工艺

GST是一种用于PCRAM中的存储介质，为硫系化合物的相变薄膜材料。

GST相变薄膜的图形化可用两种方式形成：

（1）刻蚀法。先用物理或化学沉积的方法沉积GST层，再经光刻、刻蚀形成图案。主要用于90 nm以上较大尺寸的集成电路制程中。

（2）CMP法是近期兴起的。首先形成尺寸较小的钨互连，化学沉积介电层SiO2，经光刻与刻蚀形成孔洞，再用物理或化学沉积方法沉积GST层。通过CMP去除孔洞外面的GST，从而形成GST和钨的互连。该方法有很好的自对准性，适合90 nm以下较小尺寸的集成电路制程。

缺陷及挑战：

（1）研磨残留。参与氧化的G、S、T研磨后的残留物为金属屑，可能重新粘到GST层，导致短路失效。

（2）介电层损失。研磨中产生的副产物，即Ge、Sb、Te的氧化物也会成为研磨粒子，对介电层产生研磨作用，从而导致介电层损失。

研磨液的研制是现阶段GST CMP技术开发的重要方面之一。关键在于如何通过研磨液的改进而加速Ge、Sb、Te的氧化，从而解决金属残留问题。

1.5　FinFET晶体管的虚拟栅CMP

从平面CMOS晶体管设计转变为FinFET晶体管，在虚拟栅多晶硅薄膜中产生了新的CMP工艺。平面晶体管中，淀积的多晶硅薄膜有平坦的表面形貌，不需要CMP，但在FinFET设计中，同样的淀积薄膜的表面形貌不平整，必须在栅刻蚀前平坦化。这种不平整形貌是因前面形成硅鳍的工艺引起的。此时，STI氧化物薄膜的凹槽给随后的多晶硅薄膜淀积创建了底层形貌。

CMP应用的主要价值在于产生满足光刻成像焦深和分辨率的平坦基准平面，能实现极其重要的光刻曝光和栅堆叠刻蚀。由于其在晶体管栅上停止，控制了栅的高度。过抛光会使栅太短，欠抛光则会使栅太高，这会影响字线的电流携带能力。因此，无论是晶圆中还是晶圆与晶圆间，抛光后的栅高度必须严格控制在小于5 nm内（如图4所示）。

图4　采用PN节隔离的体硅FinFET器件工艺流程

RTPC非常适合多晶硅CMP的终点和剖面控制，由于薄膜的折射率高，多晶硅去除会引起强的信号变化。ISPC终点检测系统对于无图形多晶硅去除总量100 nm时能达到1 nm的WTW。用Reflexion LK抛光机、稀雾化二氧化硅研磨液和“硬”聚氨基甲酸脂抛光垫进行抛光。

1.6　埋入字线DRAM存储器的栅CMP

目前，DRAM产业已开始向埋入字线(BWL)晶体管转移以获得如下好处：减少(在位线和字线二方)寄生电容、芯片尺寸更小、功耗低。CMP是BWL晶体管制造中凹槽刻蚀工艺前实现金属栅薄膜平坦化的技术。

钨或氮化钛薄膜是栅的首选材料。硅沟槽内间隙填充工艺后表面形貌均匀性较差。通过CMP提高表面均匀性对于实现后面刻蚀工艺至关重要的。例如：沟槽中埋层金属栅的最终高度的一致性就取决于CMP平坦化表面的均匀性和CMP后薄膜厚度。

1.7　高迁移率沟道材料未来的CMP应用

量子阱场效应晶体管（QWFET）被认为是极有希望的下一代替代晶体管。这些晶体管能实现极低电源电压下的高速性能，有希望进入超低功率的新时代。

QWFET采用高迁移率材料作为晶体管沟道中硅的替代品。III-V族材料因其特别高的电子迁移率被用于n型沟道场效应管（nFET），锗因其比硅的空穴迁移率高被用于p型沟道场效应管（pFET）。CMP成为实现这些新材料异质集成到硅衬底上的理想技术。

pFET制造中，用STI工艺形成有源硅区域实现该位置（替代沟槽）中锗外延生长的刻蚀凹槽。沟槽外过度生长的锗必须用CMP除去，保持平坦的参考平面并确定图形。类似的方案对于在nFET区域中生长III-V族材料也是可行的。

对于这种CMP应用的要求是：抛光的化学材料开发、氧化物上终止选择性研磨液性能、抛光后清洗化学材料、防止过抛光和欠抛光的精确终点控制能力、特别低的缺陷率。此应用是在晶体管栅堆叠一级，需要前面强调的严格工艺控制，可以用原位台面终点技术和多区抛光技术实现。

2　结论（问题与分析）

2.1 CMP在纳米IC制程中的关键作用

CMP在延续摩尔定律方面起着重要作用。CMP除了实现传统的浅槽隔离、铜互连等研磨抛光工艺外，还在HKMG先进晶体管制造、FinFET、局部连接的先进触点、先进逻辑器件中的高迁移率沟道材料、先进DRAM中的BWL结构中起着重要作用。在晶体管制造中，CMP必须满足厚度与均匀性要求，这些要求比以前加于CMP应用的要求更加严格。因此，在旋转压盘一级提供实时监控的工艺控制技术（包括FullVision、ISPC和RTPC）在未来比过去任何时候起的作用都重要得多。

2.2 CMP今后的发展趋势

当今IC芯片制造工艺已进展到7 nm节点，CMP设备已随之发展成为日臻完善的超精密系统。研磨头从单一腔体到多个气路控制单元，研磨盘也有多种改进结构；研磨头、研磨盘的旋转速度精密可控，研磨头下压力精密可调；各种终点检测仪器和谐匹配精准可靠，研磨液流量可随机精密调控；研磨垫的基材和硬度，表面沟槽结构等更是五花八门。综上所述，CMP的机电硬件系统功能已达到应有尽有、无以复加的地步，工艺软件包更是功能齐全。那么CMP的发展方向何在呢？大量实际工艺应用和晶体管结构的创新改进及持续遇到的缺陷问题及挑战，几乎全部集中到CMP的化学作用方面，即对应各种工艺要求的研磨液（slurry）开发。

在CMP耗材方面，研磨液不仅要有去除材料的能力，还要保证能够适时恰当的停留在所要求的薄膜层上。对于某些新材料，如低k材料，其亲水性差，亲油性强，多孔性和脆性等特点更要求研磨液的性能要足够温和，否则会造成材料的垮塌和剥离。因此，如何去除线宽减小和低k材料带来的新缺陷，如何在减低研磨压力的情况下提高生产率等也是研发的重点；抛光垫修整器主要用于抛光垫形貌修整，其中金刚石颗粒粒度、密度、排列方式特别关键，避免金刚石颗粒脱落是要害。

在CMP设备方面，由于HKMG及FinFET结构的薄膜厚度向10 nm以下发展，对CMP设备的精度及控制提出了更高的要求。CMP工艺相当复杂，其发展速度一直处于IC制造工艺的前沿。新材料包括了掺杂氧化物、稀有金属、聚合物、高k/低k材料以及III-V族半导体材料等，所有这些新兴技术都是摆在CMP面前亟待解决的课题。也正因为如此，CMP在半导体整个制造流程中的重要性不言而喻。

2.3　研发并掌握CMP的核心技术意义重大

作为集成电路芯片制造设备之一的CMP系统，在0.25 μm技术节点时为解决光刻工艺无法获得清晰图案的问题，而引入了集成电路制造，这本身就是一种从无到有的巨大进步！随着集成电路工艺节点的迅速微细化到7 nm的纳米级集成电路时代，CMP技术也是成就纳米芯片的功臣之一。它已真正成长为纳米集成电路芯片缺它而不可的地步。可以说，“没有CMP就没有今天的纳米集成电路”！

综上所述，CMP技术可用于各种高性能和特殊用途的集成电路制造，且应用领域日益扩展，已成为最重要的超精细表面全局平面化技术，也是国际竞争的关键技术，其增长势头和发展前景非常可观。深入研究和开发并掌握CMP的核心技术，并形成拥有自主知识产权的材料和工艺，将促进我国IC产业的良性发展，提高我国在这一方面的技术水平，同时也将会带来巨大的经济和社会效益。

参考文献：

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