测速应答机相位误差分析及精度提升方法

叶 雷，李忞詝，梁琴琴，崔颖升

(上海航天电子技术研究所，上海 201109)

0 引言

在现代测控系统当中，多采用测速应答机配合地面基站实现高精度的多普勒测速功能[1-3]，由于下行载波频率需与上行载波频率满足固定转发比进行相参转发，因此相参转发的方法是整机设计时需要重点考虑的因素之一[4-5]。近年来，随着大规模现场可编程门阵列(Field Programmable Gate Array，FPGA)、数字信号处理(Digital Signal Processing，DSP)等数字技术的应用及发展，具有通用化、数字化和小型化等特点的测速应答机逐步设计实现，应答机呈现出新的发展趋势[6-10]。

近期，面向整体的多路相参转发数字应答机设计方法[11-12]被提出，该方法可实现多路信号转发应答机需求。采用数字中频拓展、通道共用的方法，省略了传统的中频频变过程，精简了系统流程。同时结合FPGA、数字锁相环(Digital Phase Lock Loop，DPLL)等进行数字信号处理的方法[13-15]，实现应答机的数字化、软件化。

为了进一步提高数字测速应答机的精度和可靠性，需要对应答机系统中的各个参量进行细化分析[16-18]。其中，相参转发信号相位误差是直接影响其高精度测速性能的因素之一，该因素不仅与系统中采用的数字锁相环路有关，还受到系统软硬件多方面性能和参数的限制[19-23]。

本文基于相参转发数字测速应答机，理论分析了影响数字测速应答机转发信号相位误差的多个因素，给出了限制转发相位精度的关键参数。分析指出，数字测速应答机在数字信号处理过程中使用的数字锁相环、转发比、直接数字频率合成器(Direct Digital Synthesizer，DDS)[24]等模块参数的量化误差是相参转发相位误差的主要来源，进而提出一种在中频转发信号时合理提高变量位宽，从而提升数字测速应答机相位精度的方法。结合硬件元器件精度指标以及软件资源占用率，通过定量计算选取最优位宽，并指出了进一步提升性能的可行方案，为现有测速应答机系统的设计提供了理论借鉴。

1 相参转发数字测速应答机

相参转发测速应答机目前多采用固定本振相参转发方式[25-26]，直接根据转发比ρ转发中频信号，为同时满足转发信号频率fT=ρfR及fIT=ρfIR，可得到转发比ρ=(MT2-MT1)/(MR2+MR1)，频率流程如图1所示。通过集成设计方法[11]，选取合适的值满足MT2=MR2，MT1=MR1,可以实现数字应答机收发本振的共用，得到应答机更为简化的转发方式。

图1 固定本振相参转发频率流程Fig.1 Flow chart of coherent transponder with fixed local oscillator

在中频数字处理模块中，使用DDS技术[11]在FPGA芯片内实现信号的相参转发，DDS主要由频率控制字、相位累加器和波形存储器组成，在参考时钟的驱动下，相位累加器对频率控制字进行累加，得到相位码对波形存储器寻址，波形存储器输出相应的幅度码。该技术具有频率切换速率快、分辨率高以及易于实现等优点，目前已广泛应用于通信、雷达和航空航天等领域[4]。

2 相位误差分析

在基于相参转发体制的数字应答机中，系统捕获信号后，应答机生成的相应转发信号已与接收信号相参锁定，转发信号的相位信息具有连续性，不存在相位翻转、跳变等情况。此时，该转发信号的相位信息可通过转发频率以及初始相位信息表示，因此对转发信号的相位误差分析可由转发信号的频率精度分析入手。对于一般的数字应答机，转发频率误差来自于软件与硬件2个方面。软件方面，中频转发信号由数控振荡器(Numerically Controlled Oscillator，NCO)生成，其频率误差由输入NCO的频率控制字精度决定；而硬件方面，频率误差主要取决于系统采用晶振的短期稳定度能力，该指标影响到频率源在对信号进行下/上变频时刻的瞬时相位差。目前，晶振的10 ms短稳指标多优于1×10-11。在环路跟踪状态下，信号的收发时延在ms量级，短稳造成的瞬时相位差相对于FPGA数字量化误差可以忽略。因此，数字应答机的转发相位误差主要来自于软件方面的频率数字量化误差。

2.1 中频相参转发

测速应答机的数字中频相参转发原理如图2所示。

图2 中频相参转发原理Fig.2 The principle diagram of midfrequency coherent transponder

经历了下变频后的中频接收信号通过由数字鉴相器、环路滤波器和数控振荡器构成的全数字锁相环进行相位跟踪，相位锁定后，环路滤波器输出与接收信号相参的频率控制字，此时通过中频信号转发比ρ可对该频率控制字进行缩放，得到需要的中频转发信号频率控制字，最终获取的频率控制字再输入到数控振荡器中生成中频转发信号进行输出。

2.2 转发误差分析

在锁相环结构中，当接收信号相位被锁定时，输入信号和接收锁相环输出信号的频率误差被限制在一定范围内，若其中的环路滤波器阶数较高，其带来的频率误差很小，相比于环路数控振荡器输出的频率误差而言可忽略不计。对各个信号进行量化之后，系统的转发频率误差受限于各参数量化后的最小频率分辨率。实际转发过程中，对信号进行的转发计算以及截位等运算都是通过对应频率控制字进行计算得到。在各参数量化之后，中频转发信号fIT可表示为：

(1)

式中，ρ为量化后的转发比；fclk为本振时钟信号；KPLL为信号锁定后接收锁相环输出频率控制字；bDDS为DDS输出位宽。

在理想情况下，各参数为量化值加上对应量化误差。通过DDS输出中频转发频率时，输出频率为：

(2)

式中，KIT为转发输出信号频率控制字；εDDS为输出频率量化引入误差。

对照组患者主要结合病患实际情况给以常规药物治疗，如：钙通道拮抗剂、硝酸、依那普利等药物，若血压高的患者还要配以心得安、利血平、氢氧噻嗪等降压药物，同时注意饮食健康，确保低脂低盐饮食；观察组患者在上述常规治疗的基础上增加缬沙坦药物治疗，80 mg/次，1次/d。在加入缬沙坦治疗的过程中，需要根据患者身体情况（如血压是否正常、是否有不良反应等），每周进行药量调整，药量尽量控制在40～160mg/次，若患者一切正常则可以继续使用缬沙坦治疗。

在信号转发计算过程中，数字量化会导致无法实现严格的转发比，记转发比误差为ερ，结合环路振荡器数字量化引入的锁定误差εPLL，在信号锁定之后得到的转发信号频率控制字如下：

(3)

结合式(1)～ 式(3)可计算出输出信号误差ε=fIT0-fIT，即：

(4)

由于bDDS+n=bPLL+bρ，lb(KPLL)

(5)

3 相位精度提升

根据式(5)不难发现，在设计测速应答机数字信号处理过程中，通过提高相参转发过程中的各参数频率量化的精度，从而使得相位精度也获得相应的提高。当本振时钟频率fclk确定时，转发信号的相位误差主要与接收锁相环相位精度、转发比以及输出信号频率的量化误差有关。

在实际应用中，频率源元器件的稳定度指标也会影响转发信号相位精度，因此，在相参转发数字信号处理中，在满足技术指标要求情况下，增加接收信号锁相环、转发比以及输出信号DDS变量的位宽可以有效降低转发信号的相位误差，提高转发精度；当转发精度高于频率源元器件稳定性时，继续提高变量位宽并不会优化应答机转发信号相位精度，反而会消耗软件资源，增加软件资源占用率。

考虑当fclk=100 MHz时，若上述所有位宽相等，则转发的频率和相位随位宽的变化如图3(a)和图3(b)所示。可以看到，转发频率和相位误差与位宽在对数单位下呈现线性关系，若需要转发相位精度小于0.01°/s，位宽至少需要38 bit才能满足。

(a)转发频率误差随位宽变化

(b)相位误差随位宽变化图3 转发频率误差和相位误差随位宽变化Fig.3 Transmit frequency error and phase error vary with bit width

根据实际设计产品指标，目前晶振短稳指标可达1×10-11/10 ms，在100 MHz主时钟条件下得到晶振的频率误差为10-3Hz。根据式(5)可以得到，在锁相环以及输出DDS的位宽为38 bit时，系统的相位误差为0.001 Hz，故在FPGA资源利用率最小的情况下，取锁相环及DDS位宽为38 bit即可使系统转发信号的相位误差主要受限于频率源稳定度指标。

3.1 仿真验证

输入信号与NCO输出信号的频率差如图4所示，该误差在4 ms后已经衰减到一个很小的量。在后端的局部放大可以发现，其频率误差已经被抑制在10-3Hz量级，满足上述误差要求。

(a) 输入信号

(b) NCO输出信号图4 输入信号与NCO输出信号的频率差Fig.4 The frequency difference between input signal and NCO output signal

3.2 试验验证

根据上述分析设计数字中频处理软件，结合数字双频连续波应答机产品对信号转发精度进行测试验证。在产品软件设计中，结合式(5)可得环路振荡器频率、DDS输出频率以及转发比量化位数在超过34 bit时可满足相位误差≤10°/s的设计指标，由于实际测试中存在信号源不稳定、噪声等设备因素、环境因素对应答机转发相位误差造成的影响，设计取35 bit可满足指标要求。同时根据晶振短稳指标计算得到，在锁相环以及输出DDS的位宽为38 bit时，系统的相位误差为0.001 Hz，与晶振短稳指标相当，为验证上述理论分析，进一步增加2 bit以避免其影响。故使用综合测试仪分别试验验证了环路振荡器频率、DDS输出频率以及转发比量化位数在取35，40 bit两种情况下，接收到的转发信号与输出信号间的相位长期漂移，试验结果如图 5所示，测试时间为100 min。

由图5可以看出，在加电100 min后，测试设备在自检状态下的相位差，设备自身的信号转发模式会产生7.17°的相位漂移；在量化位数取35 bit时，加电100 min会产生71.21°的相位漂移，随机误差为4.105°；在量化位数取40 bit时，最大相位漂移为36.82°，随机误差为4.028°。通过对比可发现，在不考虑设备自身信号长期相位漂移的情况下，在提高环路振荡器频率、DDS输出频率以及转发比量化位数之后，系统转发信号的相位误差有明显改善，长期漂移从0.011 9°/s减少至0.006 1°/s，降低48.739%。

图5 转发信号长期相位漂移Fig.5 The long term phase shift of transmitting signal

同时对转发信号频率稳定度进行了计算，如表1所示。在加电测试80 min情况下，频率稳定度从0.025 8°/s降至0.023 2°/s，提高了10%，得到更高的转发精度。

表1 转发频率稳定度Tab.1 Stability of forwarding frequency

若需进一步确保转发相位精度，需要对数字锁相环路的相位误差进行控制。研究表明，在被跟踪目标为高动态情况，即多普勒频率变化率较大的情况下，取阶数为二阶的锁相环在对目标进行跟踪时会存在一个不能忽略的相位误差，该误差会导致测速时引入较大误差。为进一步提高测速应答机跟踪能力以及加速度性能，可考虑提高环路滤波器阶数的方法。

4 结束语

本文以测控系统中使用的高精度测速应答机为背景，通过对相参转发数字信号处理模块中的中频转发流程进行分析，提出一种提高锁相环路NCO以及输出DDS变量位宽的方法，可以降低相位误差，提高转发精度。仿真结果表明，信号转发位数提高1位，能提高转发频率精度3.01 dBHz，当变量位数提高至38 bit时，应答机转发信号的相位误差与晶振稳定度指标相当。在实际应用过程中根据资源占用率及元器件性能进行综合考虑、选取合适位数进行数字信号处理，可以有效降低相位误差，提高转发精度。通过在工程应答机上进行对比验证发现，将位数从35 bit提高至40 bit可以降低转发信号的系统误差约48.3%，频率稳定度提高10%，该方法对于应答机设计有一定的工程实用价值。