FPGA在数据重排中的跨时钟处理

游斌相 廖育富 任午龙 马 婕

(四川九洲空管科技有限责任公司 四川绵阳 621000)

0 引言

数据重排算法是雷达信号处理[1]中最常用的算法之一，要实现数据重排，首先需要把数据缓存起来，然后根据重排顺序依次读出数据，这一过程既要求高缓存也要求高速率。DDR3 SDRAM[2]作为一种高速、高带宽缓存器在计算机行业有着广泛应用，正好符合数据重排高速高缓存的要求。FPGA是当前雷达信号处理[3-4]最常用的处理器之一，能很好地满足大带宽、高采样率及多通道信号处理等要求。在FPGA上实现数据重排算法过程中，会遇到跨多时钟域问题，既有逻辑时钟域，也有DDR时钟域，还有传输接口时钟域，处理好跨时钟域问题，也是实现数据重排的关键。

1 数据重排设计

1.1 快时间采样与慢时间采样

在脉冲体制雷达中[5]，通常会连续发射多个脉冲信号构成一个脉冲序列，脉冲之间的时间间隔为PRI(Pulse Repetition Interval)，其导数就是脉冲重复频率PRF(Pulse Repetition Frequency)。针对一个脉冲回波的采样称为快时间采样。快时间采样间隔为Ts，是采样率的导数，距离单元间隔为ΔR=cTs/2。针对多个脉冲回波等距离维的采样称为慢时间采样，采集数据所需要的时间为M·PRI，通常称为相参处理时间(CPI：Coherent Processing Interval)。例如以M个脉冲作为一个序列，每个脉冲有N个采样点，其快时间采样和慢时间采样如图1所示。

图1 快时间采样与慢时间采样

1.2 数据重排基本原理

数据重排[6]通常以一个CPI为周期进行处理，假设一个CPI时间段内有M个脉冲，每个脉冲有N个数据点，则数据重排前后顺序关系如图2所示。……